哈工大计组CPU设计.docVIP

CPU设计中共分6各模块，分别为： 时钟控制、取指、运算、访存、回写和访存控制模块，每个模块代码独立一个.vhd文件实现。最后由总体模块合成。总共用到7个.vhd文件。 PS:网上很多CPU版本都是出自同一个源,素以他们有很多相似之处，我这纯属另外一版本,完全没有参考其他人或前人所实现，所以风格和思路上可能有不一样之处，不过绝对是通过哈工大计算机设计与实践CPU设计硬件老师们考核的。 设计的指令集： 1 :00001 MOV Ri, Rj; 运算模块Rj送ALUout，回写模块写入Ri 2 :00010 MOV Ri, X ; 运算模块X送ALUout，回写模块写入Ri 3 :00011 MOV Ri, [addr]; 运算模块送地址，访存模块取数至Rtemp，回写模块写入Ri 4 :00100 MOV [addr], Ri; 运算模块Ri送ALUout，访存模块写入 R7+IR(7 downto 0) 5 :00101 MOV Ri, [Rj]; 寄存器间址寻址 6 :00110 MOV Ri, [R6 + X]; 变址寻址 7 :00111 JMP Addr; 回写模块完成 8 :01000 JZ Addr; 是零则跳转………………… 9 :01001 JC Addr; 有进位则跳转……………….. 10:01010 AND Ri, Rj; 运算模块完成,结果送ALUout 11:01011 AND Ri, X; 运算模块完成,结果送ALUout 12:01100 OR Ri, Rj; 运算模块完成,结果送ALUout 13:01101 OR Ri, X; 运算模块完成,结果送ALUout 14:01110 CLC ; 运算模块完成 15:01111 STC ; 运算模块完成 16:10000 ADC Ri, Rj; 运算模块计算，回写模块写回 17:10001 ADC Ri, X; 运算模块计算，回写模块写回 18:10010 ADC Ri, [Rj]; 运算模块送地址，访存模块计算，回写模块写回 19:10011 SBB Ri, Rj; 运算模块计算，回写模块写回 20:10100 SBB Ri, X; 运算模块计算，回写模块写回 各模块代码为： 1.时钟控制模块： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity clockControl is port( clk : in std_logic; q : out std_logic_vector(3 downto 0); rst : in std_logic; findQ : out std_logic_vector(3 downto 0) ); end clockControl; architecture Behavioral of clockControl is shared variable count : std_logic_vector(3 downto 0); begin process(rst,clk) begin --q = 0000;findQ = 0000; if rst = 1 then count := 0000;q = 0000;findQ = 0000; elsif clk = 1 and clkevent then case count is when 0000 = q = 0001;count := 0001;findQ = 0001; when 0001 = q = 0010;count := 0010;findQ = 0010; when 0010 = q = 0100;count := 0100;findQ = 0100; when 0100 = q = 1000;count := 1000;findQ = 1000; when 1000 = q = 0001;count := 0001;findQ = 0001; when others = NULL; end case; end if; end process; end Behavioral; 2.取指模块： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity l