VLSI-01第一讲 前言.ppt

集成电路工艺原理 仇志军 zjqiu@ 9 (username password: vlsi) 邯郸路校区物理楼435室 助教：沈臻魁 072052045@ 杨荣 072052028@ 邯郸路校区计算中心B204 Explosive Growth of Computing Power 应用平面工艺可以实现多个器件的集成 Actual cross-section of a modern microprocessor chip from IBM W Cu IC技术发展历程 1960s BJT 气相掺杂＋外延 p-n结隔离 6－8次光刻 IC技术发展历程 1970s E/D NMOS LOCOS隔离技术 LOCal Oxidation of Silicon 耗尽型NMOS面积减小，集成度提高 光刻版数量与BJT相近 E D IC技术发展历程 1980s CMOS 低功耗、散热 集成度提高 12～14块光刻版 IC技术发展历程 1990s BiCMOS CMOS实现高集成度的内部电路 BJT实现输出驱动电路 光刻版20块 CMOS BJT 最简单的IC CMOS工艺举例 反相器 或非门 p 16块光刻版（2 层互连） 100个步骤 典型CMOS工艺举例 1、有/无源区的隔离（LOCOS）：热氧化＋氮化硅淀积＋上胶/光阻 ? Substrate selection: moderately high resistivity, (100) orientation, P type. ? Wafer cleaning, thermal oxidation (≈ 40 nm), Si3N4 LPCVD (≈ 80 nm), photoresist spinning and baking (≈ 0.5 - 1.0 μm). Mask ＃ 1 1、有/无源区的隔离（LOCOS）：曝光＋显影＋氮化硅干法刻蚀 1、有/无源区的隔离（LOCOS）：去胶＋高温热氧化（FOX） Typically 90 min @ 1000 oC in H2O grows ≈ 0.5 μm SiO2. 2、N阱和P阱的形成：氮化硅腐蚀＋上胶＋曝光＋显影＋硼离子注入 Mask ＃ 2 B+ implantation typically 1013 cm-2 @ 150-200 keV Mask ＃ 3 2、N阱和P阱的形成：去胶＋再上胶＋曝光＋显影＋磷离子注入 P+ implantation typically 1013 cm-2 @ 300-400 keV 2、N阱和P阱的形成：去胶＋高温退火 Drive-in anneal typically 4-6 hours @ 1000-1100 oC or equivalent Dt. 3、有源区的形成（VT调节）：上胶＋曝光＋显影＋硼离子注入 Mask ＃ 4 B+ implantation typically 1-5×1012 cm-2 @ 50-75 keV 3、有源区的形成（VＴ调节）：去胶＋再上胶＋曝光＋显影＋砷离子注入 Mask ＃ 5 As+ implantation typically 1-5×1012 cm-2 @ 75-100 keV 4、栅及栅电极的形成：去胶＋氧化硅刻蚀＋干氧热氧化（GOX） GOX typically 3-5 nm, could be grown in O2 @ 800 oC for 0.5-1 hrs 多晶硅栅 4、栅及栅电极的形成：多晶硅淀积 ＋ n-型掺杂 LPCVD poly-Si ≈0.5 μm. An unmasked P+ or As+ implant typically 5×1015 cm-2 dopes the poly. Mask ＃ 6 4、栅及栅电极的形成：上胶＋曝光＋显影＋多晶硅选择性单向刻蚀 5、源/漏LDD的形成：去胶＋再上胶＋曝光＋显影＋磷离子注入 Mask ＃ 7 P+ implant typically 5×1013 cm-2 @ 50 keV Mask ＃ 8 5、源/漏LDD的形成：去胶＋再上胶＋曝光＋显影＋硼离子注入 B+ implant typically 5×1013 cm-2 @ 50 keV 5、源/漏至栅的隔离侧墙‘spacer’的形成：氧化硅淀积 Conformal SiO2 layer deposited (typically 0.1 μm). 5、源/漏至栅的隔离侧墙‘spacer’的形成：选择性单向刻蚀 Mask ＃ 9 5、源/漏扩散区的形成：热氧化＋上胶＋暴光＋显影＋砷离子注入 As+ implantation typically