数字电子技术第四章-组合逻辑电路.ppt

4选1数据选择器 2 位地址码输入端 使能信号输入端，低电平有效 1路数据输出端 （1）逻辑电路 数 据 输 入 端 （2）工作原理及逻辑功能 0 0 I3 0 1 1 0 1 1 =1 =0 0 × × 1 Y S0 S1 E 地址 使能 输出 输 入 功能表 0 0 0 I0 0 0 1 I1 0 1 0 I2 0 1 1 I3 74LS151功能框图 D7 Y Y E 74HC151 D6 D5 D4 D3 D2 D1 D0 S2 S1 S0 2、集成电路数据选择器 8选1数据选择器74HC151 2、集成电路数据选择器 2个互补输出端 8 路数据输入端 1个使能输入端 3 个地址输入端 74LS151的逻辑图 输 入 输 出 使 能 选 择 Y Y E S2 S1 S0 H X X X L H L L L L D0 L L L H D1 L L H L D2 L L H H D3 L H L L D4 L H L H D5 L H H L D6 L H H H D7 3、74LS151的功能表 当E=1时，Y=1 。 当E=0时 比较Y与L，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时， D7 E 74HC151 D6 D5 D4 D3 D2 D1 D0 S2 S1 S0 L Y X Y Z 1 0 Y=L 例1 试用8选1数据选择器 74LS151产生逻辑函数 解: 5、数据选择器74LS151的应用 利用8选1数据选择器组成函数产生器的一般步骤 a、将函数变换成最小项表达式 b、使器件处于使能状态 c、地址信号S2、 S1 、 S0 作为函数的输入变量 d、一个数据输入D0~D7信号对应地址变量的一个最小项。比如逻辑表达式中仅有mi ,则相应Di =1，其他的数据输入端均为0。 总结: 4.4.5 算术运算电路 @在两个1位二进制数相加时，不考虑低位来的进位的相加 ---半加 @在两个二进制数相加时，考虑低位进位的相加 ---全加 加法器分为半加器和全加器两种。 半加器 全加器 1、半加器和全加器 两个4 位二进制数相加: （1） 1位半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 1 0 0 0 C 0 1 1 1 1 0 1 0 1 0 0 0 S B A 半加器的真值表 B A B A S + = C = AB 逻辑图 （2） 全加器（Full Adder） 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C S C B A 于是可得全加器的逻辑表达式为 加法器的应用 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 全加器真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 C S C B A ABC有奇数个1时S为1； ABC有偶数个1和全为0时 S为0。 -----用全加器组成三位二进制代码 奇偶校验器 1.奇偶校验 串行进位加法器 如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。 2、多位数加法器 0 超前进位集成4位加法器74LS283 74HC283逻辑框图 74HC283引脚图 4. 超前进位加法器74LS283的应用 例1. 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 8421码输入 余3码输出 1 1 0 0 例. 用74283将8421BCD码转换为余3码 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO 本章小结 1．常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、加法器等。 2．上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用芯片的个数和品种型号最少，芯片之间的连线最少 3．用芯片设计组合逻辑电路最简单和最常用的