Cadence 实验系列7_的IC设计软件_Tanner SPRLVS.pptVIP

Cadence 实验系列7_IC设计软件_Tanner SPRLVS;;(2)L-Edit中的SPR部分; Tanner 最大的特点是可用于任何PC机，不仅具有强大的集成电路设计、模拟验证、版图编辑和自动布局布线等功能，而且图形处理速度快、编辑功能强、通俗易学、使用方便，实用于任何个人进行集成电路设计。 Tanner 的出现使IC设计工具告别价格昂贵的时代，告别只有极少数人才会使用IC设计工具的时代。一套大型EDA设计软件动辄几百万美元，而一套完整的Tanner在两万美元左右。;Tanner 设计流程;L-Edit的五个子模块;L-Edit SPR的设计的流程图;简介;SPR完成布图布线的过程;SPR设定 选择Tools——SPR——Setup命令，有两个文件需要设定，一个是标准组件库所在的文件（*.tdb），另一个是由S-edit设计好的电路模块所输出的Netlists文件（*.tpr），只有设定完这两个文件，才能让L-edit根据电路图模块所输出的Netlist文件从指定标准库中找出相同名称的对应组件，进行自动摆放绕线。;;i）电路核心设定(Core Setup) 包括核心单元图层、全局信号、布局、输入输出信号等设置选项。 如无特殊要求，清除I/O Signals里的所有信号。;ii）焊垫框架设定（Padframe Setup） 包括常规和版图设定。 如无特殊要求，清除Layout里的所有Pad。 ;iii）焊垫绕线设定（Pad Route Setup） 包括常规、图层、设计规则、内核信号、焊垫框信号的设定。 如无特殊要求，清除Core Signals和Padframe Signals里的所有信号。 ;执行SPR 执行Tools——SPR——Place and Route命令——单击Run按钮;随后出现自动绕线布局的结果，如图所示。;绕线结果会产生好几个组件，可以用View——Design Navigator命令，单击展开全部的功能按钮，观看各组件的层次关系。;将此布局图进行SPICE网表转化（*.spc文件） 执行Tools——Extract命令，输入设定内容，单击Run按钮;由于不同流程有不同特性，在Output选项卡中可引入组件的模型文件，此模型文件包括电容电阻系数等数据，可供T-spice模拟之用。图中引用1.25um的CMOS流程组件模型文件m12_125.md。;转化结果可用文件编辑器查看。;LVS（Layout vs. Schematic）电路－版图比较器;简介;由S-Edit设计的电路可以用模拟电路图输出的网表的方法验证电路图的正确性，用设计正确的电路图的网表与从版图提取的网表比较，就可以判断版图设计的正确性。 当两个网表不一致时，LVS还能帮助确认和改正版图中的错误，这是LVS的最大用处。 用这种方法，还可以判别两个电路图或两个版图是否实现同一个电路。 ;LVS的特点;参数比较 LVS使用拓扑（元件，连接的数目），参数（电阻值，电容量），以及几何形状（面积，长度，宽度）信息来比较网表，可以规定允许的两个待比较量的容差范围，参数和几何形状比较的容差可以不同。 碎片现象的确定 当两个网表不等同时，LVS可以确定为决断的节点和元件，并能协助找出它们在电路图或版图上的位置 ;LVS程序界面图;操作流程：;（1）打开LVS程序 （2）打开要进行对比的两个网表文件： 选择File-Open，在“文件类型”下拉列表选择“Spice Files（*.sp*）”,如图。（注意：需英文路径） ;（3）修改文件：将两个网表文件的.include的设定设为相同并保存，如下图所示。;（4）打开LVS新文件（vdb格式） 执行File-New-LVS setup （5）文件设定：在Setup1对话框中有很多项目需要设定，包括要对比的文件名称、对比结果的报告文件、要对比的项目等。 ;Input??项卡，选择待比较的电路图和版图的网表文件。;Output选项卡，选择输出LVS结果的文件名称和路径及显示选项。; Device Parameters选项卡，可自由选择多种方式来比较网表，可以规定允许的两个待比较量的容差范围。;Merge Devices选项卡中，可选择在LVS对比之前将某些相似的系列器件或并联的器件合并，以减少各自电路中器件的数目来降低可能存在的模糊性。;Parasitics选项，可帮助LVS在比较两个网表之前去掉寄生电容和寄生电阻的影响。;Performance选项，指导LVS迭代的过程。;（6）存储文件 执行File-Save命令，否则无法进行下一步的对比。 （7）执行对比 执行Verification-Run命令