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VLSI设计基础 实验一： EDA工具的使用 （一）、实验内容： 1、了解集成电路自动布局布线设计工具（Astro)，掌握其使用基本方法。 2、初步了解掌握VLSI的设计方法。 （二）、实验方式与分组要求: 二人一机,上机操作。 （三）、实验步骤: 1、启动Astro软件，输入指令：Astro 。打开该软件的界面如图所示，然后首先要做好载入设计对象前的准备工作，所以先点击TOOLS选项下面的data prep选项使软件做好载入数据之前的准备。 （三）、实验步骤: 2、然后选择netlist in 下的verilog in to cel 选项选择需要载入的对象库。分别选择library name 、verilog file name、tech file name 以及对应高低电平1和0的电源和地的选项net name for 1’b1和net name for 1’b0。其中verilog file name是后缀为.v的文件，tech file的文件后缀是tf 。 （三）、实验步骤: （三）、实验步骤: 3、选择完以上路径后点击global net option给整个设计的VDD和GND定义，如图所示。 （三）、实验步骤: 4、然后选择选项reference lib 选择设计需要的参考工艺库CZ6H.3AL.tf（图6）。这个库是除了工艺tech file以外仍然需要的库CZ6H_3AL_IO和CZ6H_ptf_5V_LIB，该库的后缀也为tf，位置位于找F/LIB/ps/_astro下面。 （三）、实验步骤: 5、完成以上操作后就可以选择设计所需要的设计库和单元了，在这里点击选择library和CELL选项下面的open就可以得到如图所示的简单版图布局了。 （三）、实验步骤: 6、接下来可以对布局需要的版图位置进行设置了，在这里选择选项design setup下的set up floorplan进行版图位置的设置了 。 （三）、实验步骤: Row core ratio选项一般选择1，决定了金属布线通道在芯片中占的布线通道的大小，当为1时表明金属布线通道不占用芯片周围的空间而是在芯片内部电路结构的上方走线。Double back和flip first row一般都要选择，前者表示芯片内部单元是背靠背的布局方式，后者不确定待查。Core to left和core to right、core to top 、core to bottom表示芯片内部的核与pad之间的布线距离，一般该距离选择为电源VDD环和地GND环之和还多一点，因为在内部的核与pad之间有时还要插入一些buffer，因此要为电源环和地环预留足够的空间。 （三）、实验步骤: 7、接下来选择选项卡PreRoute下的Rectangular Rings来连接VDD 与GND 环，如图所示。在这里要net name选项中输入所选择的电源和地。同时还要选择AREA为绝对类型，以及合适的合适的电源环和地环的宽度，在这里宽度都选择15，在0.18工艺条件下15的宽度大概可以通过15mA的电流。这个宽度要根据设计和工艺文件来修改和设置。 （三）、实验步骤: 8、接下来导入前面做PC综合时所使用的约束文件，这样的目的时保证布局布线和综合的约束条件是一致的，从而保证后端流程的正确性。为了导入约束文件，需要点选选项卡Timing 下的Timing Setup选择astro时序工作的环境设置。在environment选择三项必选项Enable Time Borrowing、Ignore Propagated Clock、Enable Ideal Network Delay，剩下的选项根据设计需要进行选择。 （三）、实验步骤: 9、选择完environment下的选项后，继续选择寄生参数parastics下面的必选项Operating Cond为max和min，Capacitance Model为tlu＋，接着选择model下面的必选项Operating Cond为max和min。完成上述环境设置之后要进行PC综合时所使用的约束文件的载入。点选选项Timing 下的Load SDC选项，输入PC生成的后缀为sdc的约束文件即可。注意文件路径一定要正确。 （三）、实验步骤: 10、为了验证是否所有的约束都已经载入可以点选Timing 下的Timing Data Check的默认设置来获取一个报告看是否所有的约束都已经载入。接下来就可以进行芯片的预布局了，在这里点选InPlace下选择选项 Placement Common Options，选择选项optimization mode为Congestion, Timing模式，其他的都可以使用默认模式