计算、译码和显示.ppt

祝同学们进步！ 再见 编者——浙大城市学院电工电子实验室 何鴻博 编者——浙大城市学院电工电子实验室 何鴻博 电子技术基础实验 何鸿博 实验七 实验题目： 专业班级： 实验人： 合作者： 实验地点： 实验台号： 日期： 计数器设计与调试 EDA实验室 一、实验目的 1、做一个简单计数译码电路实验。 通过这个实验了解计数器、译码器、数码管的基本结构和功能以及使用方法； 2、在熟悉和掌握计数器的基础上，学会利用MSI集成计数器实现任意模计数器的方法。 实 验 目 的 做什么 二、实验原理 1、计数电路 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时,分频和执行数字运放以及其他特定的逻辑功能。计数器种类很多，根据计数制的不同,分为二进制计数器,十进制和任意进制计数器。目前无论是TTL还是CMOS集成电路都有品种较齐全的中规模集成计数电路。本实验计数电路选用74LS192。 74LS192是一种较典型的且常用的TTL电路同步计数器，可实现十进制计数。 实 验 原 理 74LS192(74LS193)是同步可拟计数器，具有双时钟输入，并具有清除和置数等功能 区别：74LS192是十进制计算器，(74LS193)是十六进制计算器 74ls192 74LS192管脚封装结构图 74LS192的管脚符号含义： P0~P3：并行数据输入端 Q0~Q3：数据输出端( CP+：加法计数脉冲输入端 CP-：减法计数脉冲输入端 MR：清零（复位）端，高电平有效（CLEAR） ：置数控制端（低电平有效） ：加法计数时，进位输出端（低电平有效） ：减法计数时，借位输出端（低电平有效） 实 验 原 理 CP+ CP- CLEAR LOAD 异步清零 异步置数 ▲ 74LS192 的时序图分析 MR ：异步置 0 端。计数器复位。 置 零 0 0 0 0 ：置数控制端（低电平有效） 。 1 1 1 0 CP-为高电平，计数脉冲从CP+端输入。 :进位输出; :借位输出。 CP+为高电平，计数脉冲从CP-端输入。 1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 十进制及任意进制计数器的设计 用集成计数器构成任意进制计数器，在用M进制构成N进制计数器，当M＞N时，用一个M进制计数器即可，而当M＜N时则需要多个。 例如：用一个十进制计数器设计一个六进制计数器。六进制计数器的变化规律是 000→001 →010 →011 →100 →101 →110 ↑ ↓ 当计数计到110时立即清零（异步的特点），使计数器返回000初始状态开始重新计数。计数清零有两种方法：一是清零法；二是置位法。在这个实验中我们采用清零法，即利用110中的两位去清零，110分别对应的是 QC QB QA ，则QC QB取的“1”去清零（因74LS90的清零需用“1”），清零后计数器开始重新计数，因此，就实现了六进制计数。 实 验 原 理 74LS192计数方式 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输 出 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 加法计数 减法计数 （复位法）——任意进制计数的实现 0000 0001 0010 0011 0100 0101 0110 图 六进制计数 0000 0001 0010 0011 0100 0101 0110 0110 用两个 74LS192 构成 100 进制计数器 计数器的级联使用 利用进位输出控制高一位的CPU端构成的加数级联图 计数开始时，先在RD 端输入一个正脉冲，此时两个计数器均被置为 0 状态。此后在 端输入“1”，RD 端输入“0”，则计数器处于计数状态。 在个位的74LS192(1)的CU 端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态从1001→0000，同时其进位输出 从0→1。 ▲ 利用74LS192实现100进制计数器 (想一想) 将多个74LS192级联可以构成高位计数器。 例如：用两个74LS192可以组成100进制计数器。 此上升沿使