计算机系统结构-5.ppt

* * * * * * * * * * * * * * 冲突失效 * * * * * * * * * * * * * * * * * * * * * 5.8.1 进程保护 进程：程序呼吸所需的空气及生存的空间。 5.8 进程保护和虚存实例 1. 界地址寄存器 基地址，上界地址 检测条件：(基地址＋地址)≤上界地址 2. 虚拟存储器 给每个页面增加访问权限标识 3. 环形保护 4. 加锁和解锁 * 5.8.2 页式虚存举例：Alpha Axp Alpha Axp体系结构采用段页相结合的方式。 1. Alpha的地址空间分为3段： kseg(地址最高两位：10) (内核) sego(最高位： 0) (用户) seg1(最高两位： 11) (用户) sego和seg1的布局 2. Alpha采用三级页表 地址变换过程 3. Alpha的页表项(PTE) * 4. Alpha Axp21064TLB的参数 参 数 描 述 块 大 小 命 中 时 间 平均失效开销 TLB 容 量 块替换策略 写 策 略 块映象策略 1 PTE (8字节) 1 个时钟周期 20 PTE (8字节) 随 机 不适用 全相联 指令TLB：8 个 PTE 用于大小为 8K 字节的页，4个PTE 用于大小为 4MB 的页(共 96 个字节) 数据TLB：32 个 PTE 用于大小为 8KB、64KB、512KB 何 4MB 的页(共 256 个字节) 表5-14 Alpha AXP 21064 TLB 的存储层次参数 * 5.9 Alpha Axp21064存储层次 1. 简介 2. 工作过程 * 5.10 小 结 1. 本章存储层次实例总结 表 5-15 * 测试： 某台计算机的时钟频率为 1G Hz，物理地址的长度为32位，按字节编址，使用16KB的数据CACHE和16KB的指令CACHE，块大小都为16B，采用直接映象。数据CACHE的失效率为6.4%，指令CACHE的失效率为1.3%，命中时间均为1个时钟周期，失效开销均为50个时钟周期。试计算： （1）请指出在存取CACHE 时，块内偏移、索引和标识分别占多少位？ （2）在该机器执行的程序，其各类指令理想状态下的CPI和访存次数及使用频度分别如下表，求平均访存时间和实际CPI和CPU时间（注：指令条数用IC来表示） 操作类型 操作数量 理想CPI 指令访问次数 数据访问次数 ALU 50% 1 1 0 LOAD 25% 2 1 1 STORE 15% 2 1 1 其它指令 10% 2 1 0 * 存储层次 CPU对第二级的访问方式 比较项目 目　　的 存储管理实现 访问速度的比值(第一级和第二级) 典型的块(页)大小 失效时CPU是否切换 “Cache －主存”层次 “主存－辅存”层次 为了弥补主存速度的不足 为了弥补主存容量的不足 主要由专用硬件实现 主要由软件实现 几比一 几百比一 几十个字节 几百到几千个字节 可直接访问 均通过第一级 不切换 切换到其他进程 “Cache－主存”与“主存－辅存”层次的区别 * 16 KB 容　量 1 KB 2 KB 4 KB 8 KB 32 KB 指令 Cache 3.06% 失 效 率 的 比 较 64 KB 128 KB 数据 Cache 混合 Cache 2.26% 1.78% 1.10% 0.64% 0.39% 0.15% 0.02% 24.61% 20.57% 15.94% 10.19% 6.47% 4.82% 3.77% 2.88% 13.34% 9.78% 7.24% 4.57% 2.87% 1.99% 1.36% 0.95% * 年 份 芯片容量 行选通 (RAS) 最慢的 DRAM 最快的 DRAM 行 选 通 (CAS) 周期时间 1980 1983 1986 1989 1992 1995 64K 位 256K 位 1M 位 4M 位 16M 位 64M 位 180ns 150ns 120ns 100ns 80ns 65ns 150ns 120ns 100ns 80ns 60ns 50ns 75ns 50ns 25ns 20ns 15ns 10ns 250ns 220ns 190ns 165ns 120ns 90ns 表 5-10 各代 DRAM 的典型时间参数 * 体 内 地 址 存　储　体 顺　序　交　叉 取　模　交　叉 0 1 2 3 4 5 表 5-11 顺序交叉和取模交叉的地址映象举例 6 7 0 1