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图15 页式存储器的地址变换 2．旁路转换缓冲区 80486设有一个称为旁路转换缓冲区（Translation Loop-aside Buffer, TLB）的高速缓存，其中保存了32个最近使用过的页转换地址。这意味着若要访问相同的存储区域，其物理地址已经在TLB中，就不必访问页目录表和页表，其地址变换速度快，所以又把TLB称为快表，而存于主存中的页表称为慢表。 据统计，对于一般程序来说，80486微处理器的TLB的命中率约为98%，也就是说，需要访问主存中二级页表的情况只占2%。由此可见，TLB极大地提高了页式存储器的性能。 4.4 80486的段页式存储器 段页式存储器把主存空间分成固定大小的页，程序按模块分段，每个段再分成若干个页。段页式存储器的地址变换如图16所示。段页式存储器尤其适用于多用户系统，逻辑结构清晰，每个用户都有一个逻辑名（用户号），程序可按程序段编写，每个程序段又可分为多个页，系统效率较高。 图16 段页式存储器的地址变换 5 高速缓冲存储器 高速缓冲存储器（Cache）是位于CPU与主存之间的一种存储器，容量比主存小，速度比主存快。CPU需要数据时首先在Cache中查找，Cache中没有才从主存中读取。 据统计CPU 90%以上的存储器访问都发生在Cache中，只有不到10%的几率需要访问主存，即命中率可达90%以上，因此少量Cache可以极大地提高存储系统的访问速度。 现在CPU一般都集成有一级高速缓存L1和二级高速缓存L2，高端的工作站或家用PC机还可能配置三级高速缓存L3，存储容量逐级增大，存取速度逐级降低。 此外CPU内部还有一个专门用于地址转换的Cache，即快表TLB。TLB中存放操作系统页表的一部分，通过它可以提高虚地址转换为实地址的地址转换速度。CPU中完成地址转换的部件称为“存储器管理单元”（Memory Management Unit, MMU）。 5.1 高速缓存的工作原理 当CPU需要读写主存单元时，首先检查Cache中是否有所需数据，如果有就直接访问Cache，称为“命中”；如果没有就访问主存，并将主存单元所在的块调入Cache。如果Cache中没有空闲的块，还需要根据替换算法找出某个Cache块，将其写回主存，并从主存调入新的块。 Cache块的大小是固定的，类似于虚拟存储器中的页，但Cache块的大小比页小得多。Cache块结构如图17所示。 图17 Cache块结构图 标签是存储单元地址的一部分，存储单元的地址从高到低划分为标签、索引和块内偏移，如图18。 图18 Cache块结构图 5.2 地址映像 主存和Cache都划分为多个大小固定的块，由于Cache的容量远远小于主存，因此一个Cache块要对应多个主存块，按某种规则将主存块调入Cache块中，称为“相联”（Associativity）。 1．全相联（Fully Associative）映像 主存中的块可装入cache中的任意块位置称为全相联。全相联方式具有块冲突低，空间利用率高的优点，但无法根据索引值定位Cache块，需要检查所有Cache块的标签，标签位数增大，查找时间长，地址变换速度慢，需要较复杂的硬件支持。 2．直接映像(Direct Mapped) 主存中每一块只能装入到Cache中唯一的特定块位置的方法称为直接映射。直接映射中主存块与Cache块之间为N:1的映射关系，具有地址变换速度快实现简单的优点，但块冲突率高，空间使用效率低。 3．N 路组相联映像 为了克服直接映射的缺点，把Cache划分为多个组，每组有N个块，主存块与Cache组之间采用直接映像方式，与组内的Cache块之间采用全相联映像方式。图19显示了2路组相联的地址映像情况。 图19 2路组相联 5.3 替换算法和写策略 Cache未命中且Cache已满时，需要根据某种规则找到一个Cache块，将待访问的主存块调入，替换选中的Cache块。替换算法有 先进先出算法（First In First Out, FIFO） 最久未使用算法（Least Recently Used, LRU） 最近使用算法（Most Recently Used, MRU） 随机替换算法（Random Replacement, RR） 修改Cache块数据时需要保持内存块数据与Cache块数据的一致性。写策略决定何时将Cache块数据写回主存。写策略有 通写（Write-Through） 回写（Write-Back） 5.4 80486微处理器的高速缓存 80486微处理器带有8 KB的一级高速缓