10_1设计方法与设计优化.pptVIP

【例10.6】设计可重用举例2 module adder( s1, s2, a, b, c ); output[4:0] s1, s2; input[3:0] a, b, c; reg[4:0] s1, s2; always @( a or b or c ) begin s1 = a + b; s2 = c + ( a + b ); end endmodule RTL图 可编程逻辑器件 第十章 设计方法与设计优化 教学重点 可综合的设计技术 可综合的结构 流水线设计技术 资源共享 有限状态机设计 多层次结构电路设计 阻塞与非组赛赋值 毛刺的消除 10.1 设计的可综合性 10.1.1 可综合的设计 综合过程 Verilog行为级或数据流电路建模 RTL级功能块 逻辑优化 优化后的门级网表 目标工艺 面积和定时约束 Verilog基本元素与硬件电路元件间的映射 数据类型 （wire, reg, integer…） 常量 语句 （if, case, assign…） 结构 （门, 模块…） 值 （0, 1, 无关值, 不定值…） 元件 （连线, 触发器, 寄存器, 锁存器, ALU, MUX…） 不使用initial、延时描述和forever、while、repeat 尽量采用同步方式 建议采用行为语句 always描