stm32通过fsmc读写cpld（STM32 reads and writes FSMC through CPLD）.docVIP

下载本文档

51
0
约6.11千字
约 10页
2017-09-05 发布于河南
举报
版权申诉

stm32通过fsmc读写cpld（STM32 reads and writes FSMC through CPLD）.doc

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

stm32通过fsmc读写cpld（STM32 reads and writes FSMC through CPLD）

stm32通过fsmc读写cpld（STM32 reads and writes FSMC through CPLD） STM32 read and write through the FSMC CPLD program, CPLD hang and data lines in the STM32 address line, CPLD as a RAM way to read and write, when I do the CPLD board hanging in fourth areas, so the base address is 0x6c000000, through the FSMC to read and write, the program is relatively simple, specific where all the notes in the function, for reference only. [c-sharp] view plaincopyprint? /************************** (C) COPYRIGHT emouse 2011*************************** Name: CPLD.c Function: FSMC configuration, CPLD read and write functions Author: emouse Time: 2011.1.2 Version: 1 Note: be sure to enable RCC_AHBPeriphClockCmd (RCC_AHBPeriph_FSMC, ENABLE); *******************************************************************************/ #include STM32Lib//stm32f10x.h #include hal.h / / first storage area, using fourth blocks, define the base address #define Bank1_SRAM4_ADDR ((uint32_t) 0x6c000000) /******************************************************************************* Name: CPLD_Init (void) Function: FSMC configuration register Parameters: None Time: 2011.1.15 Version: 1 Note: the actual CPLD only 8 address lines and 8 data lines According to the model of A-SRAM/PSRAM (CRAM) OE flip mode configuration read and write timing sequence diagram in STM32 technical manual P332 According to the actual address line connection configuration data line *******************************************************************************/ Void CPLD_Init (void) { FSMC_NORSRAMInitTypeDef FSMC_NORSRAMInitStructure; FSMC_NORSRAMTimingInitTypeDef p; GPIO_InitTypeDef GPIO_InitStructure; RCC_APB2PeriphClockCmd (RCC_APB2Periph_GPIOD RCC_APB2Periph_GPIOG RCC_APB2Periph_GPIOE | | | RCC_APB2Periph_GPIOF, ENABLE); GPIO Configuration ------------------------------------------------------*/ /*-- SRAM Data lines configuration / * * / ! GPIO_InitStructure.GPIO_Pin = GPIO_Pin_0 GPIO_Pin_1 GPIO_Pin_8 GPIO_Pin_9 | | | | GPIO_Pin_10 GPIO_