输入输出缓冲器.pptVIP

* 电源的ESD保护电路 用栅接地的NMOS管做电源的ESD保护 能为静电释放提供足够大的电流，器件的面积较大 钳位电压较高，可能在自己被击穿之前内部器件已损坏 * 电源的ESD保护电路 具有ESD变化探测功能的保护电路 正常工作时，ESD保护电路与内部电路相隔离 受到ESD冲击时 ，VX缓慢上升， VX比VDD上升慢，使MP导通，VG达到 一个正电压，从而使钳位NMOS管导通 设计适当的RC常数，使钳位NMOS管的导通时间满足要求 * 输出端ESD保护电路 芯片的脱片输出级都是尺寸很大的MOS管构成的反相器，其漏区和衬底形成的pn结就相当于一个大面积的二极管, 可以起到ESD保护作用。 一般输出级不用增加ESD保护器件。 对芯片的输出级MOS管尺寸不够大或者对可靠性要求很高的情况，也要在输出端增加保护二极管。 * ESD保护电路 全芯片的ESD保护电路 芯片四边各放置一个电源对地的ESD钳位保护电路 环绕在芯片四周的很长的电源线和地线有较大的寄生电阻和寄生电容，引起ESD放电时间的延迟，造成远离ESD保护电路的器件更容易损伤 * CMOS集成电路的I/O设计 6.1 输入缓冲器 6.2 输出缓冲器 6.3 ESD保护电路 6.4 三态输出和双向I/O缓冲器 * 三态输出缓冲器 整机中的信号通过总线传送；数据总线是连接很多电路输出的公共通路。 如果各个电路的输出信号同时送到总线上，则可能破坏电路的正常工作。 各电路必须按照一定的时序向总线传送信号 三态输出控制 输出高电平状态——有电流流出 输出低电平状态——有电流流入 高阻态——既无电流流出，也无电流流入 * 三态输出缓冲器 用使能信号E 控制输出级 E=1 (或E=0)时，正常输出高电平或输出低电平 E=0(或E=1)时，处于高阻态 * 三态输出缓冲器 用简单的CMOS电路实现三态输出 上拉和下拉通路都经过两个串联管，驱动能力差 * 三态输出缓冲器 用逻辑门控制输出级反相器实现三态输出 * 预充—求值的总线结构 VP=0时，总线处在预充电阶段， VP=1时，总线根据控制信号接受某个电路的数据 输出电路不需要三态控制,减小了电路的面积，提高了工作速度 * 三态输出双向I/O缓冲器 一种CMOS双向缓冲器电路 E=0时，作为输入端使用 E=1时，作为输出端使用 输入电路需加ESD保护 * 第六章 CMOS I/O设计 * CMOS集成电路的I/O设计 6.1 输入缓冲器 6.2 输出缓冲器 6.3 ESD保护电路 6.4 三态输出的双向I/O缓冲器 * 输入缓冲器 两方面作用 电平转换接口 过滤外部信号噪声 * 输入缓冲器:电平转换 电平兼容 TTL电路逻辑摆幅小 最坏情况CMOS电路输入电平（VDD=5V） 输入缓冲器 逻辑阈值设计 求算导电因子比例 NMOS管占用大量芯片面积； 输入为VIHmin时有静态功耗 * 输入缓冲器 改进电路 增加二极管，使 反相器上的有效电源电压降低 PMOS加衬底偏压，增大其阈值电压的绝对值 增加反馈管MP2 ，改善输出高电平 * 输入缓冲器：抑制输入噪声 用CMOS史密特触发器做输入缓冲器 * 史密特触发器：输入缓冲器 转换电平 噪声容限 回滞电压 * 史密特触发器做输入缓冲器 利用回滞电压特性抑制输入噪声干扰 * Noise Suppression using Schmitt Trigger * CMOS集成电路的I/O设计 6.1 输入缓冲器 6.2 输出缓冲器 6.3 ESD保护电路 6.4 三态输出的双向I/O缓冲器 * 输出缓冲器 在驱动很大的负载电容时，需要设计合理的输出缓冲器 提供所驱动负载需要的电流 使缓冲器的总延迟时间最小 一般用多级反相器构成的 反相器链做输出缓冲器 * 输出缓冲器 驱动不同负载电容时，输入/输出电压波形及充放电电流 使反相器链逐级增大相同的比例 ，则每级反相器有近似相同的延迟 ，有利于提高速度 * 输出缓冲器 逐级增大S倍的反相器链 为反相器驱动一个相同反相器负载的延迟时间 * 输出缓冲器：反相器链 使tp最小的N与S的最优值 实际设计中应在满足速度要求的前提下，尽量减少N，适当增大S，以减少面积和功耗 对最终输出级的上升、下降时间有要求时，应先根据时间要求和负载大小，设计出最终输出级反相器的尺寸，再设计前几级电路。 * 输出缓冲器 增加输出缓冲器的作用 无缓冲器 有缓冲器 缓冲器级数 10 10 6.3 2 100 100 13.6 5 1000 1000 19.0 7 10000 10000 24.5 9 * 输出缓冲器 负载10PF，最终输出级的上升