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VHDL考试拟采用题型 简答题20分 填空题10分 选择题10分 程序分析题30分 编程题30分 1.课本中第八章中逻辑电路设计，是考试重点，一些程序与类似程序会在考试中以程序分析题和编程题形式出现。（以课本及上课PPT为参考） 2.除了第八章外，例1-1 例1-2 例5-2 例5-5 例6-8 例6-9 例6-10 例6-12 例6-13，这些程序也很经典， VHDL知识点1 1、 将以下英文名词译成中文: EDA，CPLD，FPGA，IEEE，ASIC ,VHDL 答 : EDA：电子设计自动化；CPLD:复杂可编程逻辑器件;FPGA：现场可编程逻辑门阵列;IEEE：美国电气与电子工程师协会 ;ASIC：专用集成电路;VHDL:超高速集成电路硬件描述语言 。 2、VHDL 的全称是什么？利用它设计硬件电路有哪些优点？ 答：VHDL 的全称Very High Speed Integrated Circuit Hardware Description Language（超高速集成电路硬件描述语言，利用VHDL 设计硬件电路具有以下特点： （1） 设计文件齐全、方法灵活、支持广泛 （2） 系统硬件描述能力强 （3） VHDL 语言可以与工艺无关编程 （4） VHDL 语言标准、规范、易于共享和复用 3、一个基本的VHDL语言程序由哪两个部分构成，每个部分作用是什么？ 答：实体与构造体，实体描述外部引脚构成，构造体描述内部功能结构。 4. 简述实体描述与原理图的关系、构造体描述与原理图的关系。 答：实体的端口描述相当于原理图器件的引脚说明，实体描述的是器件的外部特征构造体的说明语句描述的是原理图器件的内部逻辑关系。 5.VHDL语言构造体的描述方式有几种？每一种描述方式之间的差异如何？ 答：行为描述，RTL描述方式，结构描述方式。行为描述主要是对系统数学模型的描述，一般进行仿真难以进行逻辑综合；RTL描述主要是对系统内部构造与逻辑关系的描述，可以进行逻辑综合；结构描述大量使用模块化描述方式，采用component语句,block语句，便于实现积木化结构，能够进行逻辑综合。 6、VHDL语言的客体有哪几种？它们分别对应的物理含义是什么？ 答：VHDL语言的客体包括：信号，常数，变量。信号所指具体中间电路的连线，引脚。常数指向具体电路中常量，如：电源，电流等。变量随时赋值，随时改变，指向具体电路中一些变化参数，没有具体的物理载体。 7. Bit数据类型与std_logic数据类型有什么区别。 答：Bit表示一位的信号值，取值只能为1或0；std-logic取值为9值逻辑系统有1，0，高阻态等；std-logic前需要加入下列语句：Library ieee;Use ieee.std_logic_1164.all; Bit前不需要加。 8、简单描述信号与变量的区别。 答：信号与变量都是VHDL的客体，且在语言程序中都是作为可变参数使用，但是二者有很大不同： 1）信号有实际的物理意义，即具体的设计系统的中间引脚；变量则没有具体的物理意义，仅仅作为可变数学量使用。 2）在具体的进程执行过程中，信号的赋值是进程一次执行完成方进行改变，而变量则是立即赋值，立即改变。 3）信号的赋值符号用”=”，而变量则用”:=”. 9、 顺序语句与并行语句有什么区别？VHDL编程中需要注意些什么？ 答：并行语句主要有一般信号赋值语句、条件信号赋值语句、选择信号赋值语句； 顺序语句主要有顺序控制语句（如：if语句、case语句、循环语句等）和wait语句。 并行语句存在于进程外，并发执行，与语句所处的位值无关；顺序语句存在于进程内，语句按顺序执行，与语句所处的位值有关。VHDL编程中，顺序控制语句（如：if语句、case语句、循环语句等）必须存在于进程内。 10. 进程语句是如何启动的？ 答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是PROCESS（敏感信号表）IS，一种是PROCESS进程内部使用WAIT ON语句 11．简述元件例化语句的作用、组成及格式？ 答：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计调用。调用时就会用到元件声明与元件例化语句。二者缺一不可。 元件声明格式如下 COMPONENT 元件实体名 PORT(元件端口信息)； END COMPONENT； 元件例化格式如下 标号名：元件名 PORT MAP （端口列表）； VHDL知识点2 1. 数100在VHDL语言中既可以表示整数又可以表示实数。（×） 2. 在进程中任意交换语句的顺序，其执行结果不变。（×） 3. WAIT FOR 语句后面要求接敏感信号量。