ISE中综合参数设置.docVIP

??? 综合选项参数 ???????? 综合参数配置界面如图4-27所示，包括8个选项，具体如下所列：????????【Optimization Goal】：优化的目标。该参数决定了综合工具对设计进行优化时，是以面积还是以速度作为优先原则。面积优先原则可以节省器件内部的逻辑资源，即尽可能地采用串行逻辑结构，但这是以牺牲速度为代价的。而速度优先原则保证了器件的整体工作速度，即尽可能地采用并行逻辑结构，但这样将会浪费器件内部大量的逻辑资源，因此，它是以牺牲逻辑资源为代价的。????????【Optimization Effort】：优化器努力程度。这里有【normal】和【high】两种选择方式。对于【normal】，优化器对逻辑设计仅仅进行普通的优化处理，其结果可能并不是最好的，但是综合和优化流程执行地较快。如果选择【high】，优化器对逻辑设计进行反复的优化处理和分析，并能生成最理想的综合和优化结果，在对高性能和最终的设计通常采用这种模式；当然在综合和优化时，需要的时间较长。 ?????? 【Use Synthesis Constraints File】：使用综合约束文件。如果选择了该选项，那么综合约束文件XCF有效。 ?????? 【Synthesis Constraints File】：综合约束文件。该选项用于指定XST综合约束文件XCF的路径。 ?????? 【Global Optimization Goal】：全局优化目标。可以选择的属性包括有【AllClockNets】、【Inpad To Outpad】、【Offest In Before】、【Offest Out After】、【Maximm Delay】。该参数仅对FPGA器件有效，可用于选择所设定的寄存器之间、输入引脚到寄存器之间、寄存器到输出引脚之间，或者是输入引脚到输出引脚之间逻辑的优化策略。 ?????? 【Generate RTL Schematic】：生成寄存器传输级视图文件。该参数用于将综合结果生成RTL视图。 ?????? 【Write Timing Constraints】：写时序约束。该参数仅对FPGA有效，用来设置是否将HDL源代码中用于控制综合的时序约束传给NGC网表文件，该文件用于布局和布线。 ?????? 【Verilog 2001】：选择是否支持Verilog 2001版本。 ??? HDL语言选项(? ??????? HDL语言选项的配置界面如图4-28所示，包括16个选项，具体如下所列： 图4-28 HDL语言选项的配置界面选项 ???????【FSM Encoding Algorithm】：有限状态机编码算法。该参数用于指定有限状态机的编码方式。选项有【Auto】、【One-Hot】、【Compact】、【Sequential】、【Gray】、【Johnson】、【User】、【Speed1】、【None】编码方式，默认为【Auto】编码方式。????????【Safe Implementation】：将添加安全模式约束来实现有限状态机，将添加额外的逻辑将状态机从无效状态调转到有效状态，否则只能复位来实现，有【Yes】、【No】两种选择，默认为【No】。?????? 【Case Implementation Sytle】：条件语句实现类型。该参数用于控制XST综合工具解释和推论Verilog的条件语句。其中选项有【None】、【Full】、【Parallel】、【Full-Parallel】，默认为【None】。 对于这四种选项，区别如下：（1）【None】，XST将保留程序中条件语句的原型，不进行任何处理；（2）【Full】，XST认为条件语句是完整的，避免锁存器的产生；（3）【Parallel】，XST认为在条件语句中不能产生分支，并且不使用优先级编码器；（4）【Full-Parallel】，XST认为条件语句是完整的，并且在内部没有分支，不使用锁存器和优先级编码器。 ?????? 【RAM Extraction】：存储器扩展。该参数仅对FPGA有效，用于使能和禁止RAM宏接口。默认为允许使用RAM宏接口。 ?????? 【RAM Style】：RAM实现类型。该参数仅对FPGA有效，用于选择是采用块RAM还是分布式RAM来作为RAM的实现类型。默认为 【Auto】。 ?????? 【ROM Extraction】：只读存储器扩展。该参数仅对FPGA有效，用于使能和禁止只读存储器ROM宏接口。默认为允许使用ROM宏接口。 ?????? 【ROM Style】：ROM实现类型。该参数仅对FPGA有效，用于选择是采用块RAM还是分布式RAM来作为ROM的实现和推论类型。默认为【Auto】。