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2015SOC设实践报告模板本科
西北工业大学
《SOC设计实践》实验报告
学 院: 软件与微电子学院 学 号: 姓 名: 专 业: 微电子科学与工程 时 间: 2015年6月 实验地点: 毅字楼335
实验说明:
1、工作环境设置:
(1)将/cad/share/work目录拷贝到自己家目录下,
命令为:cp –r /cad/share/work ~
(2)work目录下有两个文件夹rtl和scripts两个文件夹,
rtl目录下放完成的rtl代码。
scripts目录下放DC和ICC的脚本文件。
2、提交数据
(2)服务器自己家目录下work目录的实验数据。
(3)实验报告(要求双面打印)。
3、实验内容
(1)注意:a、学号尾号为奇数的同学完成题目1。
b、学号尾号为偶数的同学完成题目2。
(2)定义状态,并画出状态转换图,解释设计思路;
使用Verilog语言完成设计;编写testbench,并使用Synopsys VCS进行仿真;使用Synopsys DC进行综合。/work/scripts目录下,编写约束文件soc2015.con,要求如下:
1.创建时钟信号,设定频率;
2.时钟信号的source latency为30ns;
3.时钟信号的network latency为20ns;
4.时钟信号的setup uncertainty为[学号最后两位];
5.时钟信号的transition为20ns;
6.除clk之外的输入信号的最大延迟时间为80ns;
7.除clk之外输入信号使用bufbd7进行驱动;
8.所有输出信号的延迟时间为100ns;
9.输出信号连接负载电容30fF;
10.设置版图的利用率为0.8;
11.设置版图的宽长比为0.6;
12.所有的输入port在左边,输出port在右边;
2)在script目录下,编写运行脚本dc.tcl,将所有要执行的命令写在该脚本中。脚本中包含,
将report_constraint –all写到文件rc.rpt,
将report_timing写到文件rt.rpt,
将report_area写到文件ra.rpt,
将综合后结果写入.ddc文件中。
3)运行该脚本,完成综合。综合后电路的电路图截屏保存下来。对report进行分析。
ICC版图设计要求:
根据~/work/scripts/icc.tcl提示,编写脚本。
4、实验报告要求:
(1)设计思路,状态定义,转台转换图。
(2)使用Verilog HDL完成设计。
(3)编写testbench。
(4)VCS完成仿真,对仿真结果进行分析。
(5)编写Synopsys DC综合脚本文件dc.tcl以及约束文件soc2015.con。
(6)在soc2015.v模块中加入io。使用synopsys DC进行综合,给出综合后的报告,包括rc.rpt,rt.rpt,ra.rpt,并分析结果。
(7)综合后的电路图。
(8)分析ICC版图设计脚本。
(9)floorplan,place,cts,route,finish各步骤版图截图。
(10)Route之后的timing和physical。
题目1:设计一个同步串行数据发送电路
系统结构如图:
/WR: 写信号
/RD: 读信号
D0~D7: 双向数据线
A0: 地址线
/CS: 片选信号
假定以上信号同Intel8086,8031读、写时序兼容。
Clock: 时钟(本例中假定为2.048Mhz)
FS: 同步信号,发送端T×D的bit流应与FS同步。
上图是实现下述功能的数据发送框图,发送部分由发送保持寄存器和发送移位寄存器组成。
发送保持寄存器定义了两种状态:空、满。
发送保持寄存器的数据写入端口为00H。
发送保持寄存器的状态读出端口为00H。
功能如下:
1.当THR不满时,可以向THR中写入数据,一旦TSR空而THR中有数据时,THR中的数据就送到TSR,TSR中的数据以串行方式从T×D端发出,高位在前,并要求在T×D的比特流中若连续出现5个“1”,则在5个连续“1”后自动插入一个“0”。
(注意:)相邻两个字节之间也会出现5个连续“1”。
2.以同步信号FS开始连续发送四个字节。字节内容由用
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