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10.1 面积优化 资源共享 p284-p285 逻辑优化 串行化 10.2 速度优化 流水线设计Pipelining 寄存器配平 关键路径法 10.3 使用MAX+PLUSII优化设计 全局逻辑综合选项 时间需求选项(寄存器的时序；组合电路的路径延时) 打包（Clique） 10.4 其他设置 Slow Slew Rate（电压摆率） 设置 EPC（FPGA） 12.1 等精度频率计设计 12.1 等精度频率计设计 12.1 等精度频率计设计 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 12.1.3 FPGA/CPLD开发的VHDL设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 * * EDA技术实用教程 第10章 设计优化和设计方法 EDA技术实用教程 第12章 电子系统设计实践 在此完成的设计项目可达到的指标为： （1）频率测试功能：测频范围0.1Hz～70MHz。测频精度：测频全域相对误差恒为百万分之一。 （2）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs 。 （3）占空比测试功能：测试精度1％～99％。 12.1.1 主系统组成 图12-1 频率计主系统电路