2-优先编码器.doc

实验3：优先编码器的Verilog HDL描述及仿真 一、实验目的及要求： 1．掌握优先编码器的Verilog HDL描述方法 2．理解逻辑综合的概念 3．掌握RTL电路原理图分析的分析方法 二、实验工具：Quartus_II 9.0 三、实验原理： 1. 优先编码器在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。编码器有8个输入端，3个输出端。还有一个输入使能，输出使能和优先编码器工作状态标志。编码器以低为有效。输入优先级别的次序为7，6，5,…,0。当某一输入端有低电平输入，且比它优先级高的输入没有低电平输入时，输出端才输出相应输入端的代码。 2．Verilog程序设计与逻辑综合 2.1 8-3线编码器示例 always @ (din) begin case(din) 8’b0000_0001: dout = 3’b000; 8’b0000_0010: dout = 3’b001; 8’b0000_0100: dout = 3’b010; 8’b0000_1000: dout = 3’b011; … 8’b1000_0000: dout = 3’b111; default : dout = 3’bx; endcase end 2.2 优先编码器设计 优先编码器与上面描述的普通8-3线编码器不同，每次只需判断优先级高always @ (din) begin casex(din) 8’b1xxx_xxxx: dout = 3’b111; 8’b01xx_xxxx: dout = 3’b110; 8’b001x_xxxx: dout = 3’b101; 8’b0001_xxxx: dout = 3’b100; … 8’b0000_0001: dout = 3’b000; default : dout = 3’bx; endcase end 2.3．逻辑综合 逻辑综合是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。 注意：程序设计方法不同，则逻辑综合得到的RTL原理图不同。 单条的if---else语句综合为一个二选1数据选择器，如程序: module compif (out, d0, d1, s); input d0, d1, s; output out; reg out; always @( s or d0 or d1) if (s) out = d1; else out = d0; endmodule 逻辑综合后的RTL原理图如图2所示。 图2. 单条if---else语句的RTL图 定义了所有可能的选项的if—then嵌套语句，综合结果是受条件控制的纯组合逻辑电路。不给出所有if分支值，则综合出的结果会带有锁存器，变为时序逻辑电路。 case语句综合为数据选择器，一般用于设计庞大的数据选择器。 四、实验步骤： 1. 新建项目工程 （1）先建一个文件夹。就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹，注意：文件夹的命名及其保存的路径中不能有中文字符。 （2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。选择项目工程保存位置、定义项目工程名称以及设计文件顶层实体名称。第二栏（项目工程名称）和第三栏（设计实体名称）软件会默认为与之前建立的文件夹名称一致。没有特别需要，我们一般选择软件的默认，不必特意去修改。需要注意的是：以上名称的命名中不能出现中文字符，否则软件的后续工作会出错。完成以上命名工作后，点击Next，进入下一步。 第2步的工作是让你将之前已经设计好的工程文件添加到本项目工程里来，若没有之前设计好的文件，直接点Next，再进入下一步。 第3步的工作是让你选择好设计文件下载所需要的可编程芯片的型号，本实验中可任选一种，比如Cyclone Ⅲ EP3C40Q240C8。 第4步是让你选择第三方开发工具，我不需要，直接点击Next，进入下一步。 2. 新建设计文件 建立好一个新的项目工程后，接下来可以开始建立设计文件了。Quartus II软件可以用两种方法来