第4节+VHDL设计初步.ppt

端口: Port Port：语法 进程 ( PROCESS ) PROCESS ( CLK ) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D; END IF; Q=Q1; END PROCESS; 关于 进程 ( PROCESS )的疑问？ 何时 PROCESS 被执行？ 何时 PROCESS 执行结束 ？ 可以有多个进程出现吗？ 多个进程之间如何通信？ 与C 代码中的函数 的区别 ？ 何时 PROCESS 被执行？进程敏感量 PROCESS ( CLK ) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D; END IF; Q=Q1; END PROCESS; 看看此PROCESS的电路？ LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and2 IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; q : OUT STD_LOGIC ); END ENTITY and2; ARCHITECTURE bhv OF and2 IS SIGNAL Q1 : STD_LOGIC; BEGIN P0: process(a) begin q = a and b; end process p0; END ARCHITECTURE bhv; 可以有多个进程出现吗？ …… ARCHITECTURE BEHAV OF mul IS SIGNAL temp : BIT BEGIN p_a: PROCESS ( a, b, selx ) BEGIN IF ( selx =0 ) THEN temp = a; ELSE temp = b; END IF; END PROCESS p_a; p_b: PROCESS ( temp, c, sely ) BEGIN IF ( sely =0 ) THEN data_out= temp; ELSE data_out= c; END IF; END PROCESS p_b; END ARCHITECTURE BEHAV; 多个进程之间如何通信？ 注意： 代码文件 的 名称 ？ 1.端口的数据类型 前面遇到的端口数据类型有： BIT; BIT_VECTOR; INTEGER; STD_LOGIC; STD_LOGIC_VECTOR等 2）常用的类型表达 数据类型用法 举例 LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY amp IS PORT ( a1, a2 :IN BIT_VECTOR ( 3 DOWNTO 0 ); c1, c2, c3 :IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ); b1, b2, b3 :INTEGER RANGE 0 TO 15; d1,d2, d3, d4 :OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ); END ENTITY amp ; CASE：例子（逻辑分支语句） 1～47 ··················· CASE sel IS WHEN 0 = z1 = 1; WHEN 1|3 = z2 = 1; WHEN 4 to 7|2 = z3 = 1; WHEN OTHERS = z4 = 1; END CASE; END PROCESS; end architecture activ ; CASE语句: 复杂组合逻辑实现（译码器），替代IF语句 用于FSM（ 有限状态机 ）编程 不能 产生时序逻辑 是顺序语句，只能在PROCESS中出现 必须列出Expression的所有可能取值，且不能重复 CASE语句:一些错误表达 ...... SIGNAL valus : INTEGER RANGE 0 TO 15; SIGNAL out : STD_LOGIC; ...... -- error case code 1 CASE value IS END CASE; ...... -- error case code 2 CASE valu