数字电路第5章节2.pptVIP

5．3 同步时序逻辑电路的设计 同步时序电路设计的一般步骤如下。 ①形成原始状态图和原始状态表。 ②状态化简。 ③状态编码。 ④确定激励函数和输出函数表达式。 ⑤画出逻辑电路图 5．3．1建立原始状态图和原始状态表 1．确定电路模型 2．设立初始状态 3．根据需要记忆的信息增加新的状态 4．确定各时刻电路的输出 例5.5 某模5加1和加2计数器有一个输入x和一个输出Z。输入x为加1、加2控制信号，当x=0时，计数器在时钟脉冲作用下进行加1计数；当x=1时，计数器在时钟脉冲作用下进行加2计数。当电路计满5个状态后，输出Z产生一个1信号作为进位输出，平时Z输出为0。试建立该计数器的Mealy型原始状态图和状态表。 设模5计数器的5个状态:0、1、2、3、4，其中0为初始状态。原始状态图及原始状态表为 例5。6某序列检测器有1个输入端x和一个输出端Z。输入端x输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下。 输入x：1 0 1 0 1 1 1 0 0 1 1 0 输出Z：0 0 0 0 0 1 0 0 0 0 1 0试作出该序列检测器的原始状态图和原始状态表。 解 假定用Mealy型同步时序逻辑电路 设电路的初始状态为A。 状态B记住收到了第一个0 状态C记住收到了 “011”的前面两位01 状态D记住收到了序列“011” 例5.7某同步时序电路用于检测串行输入的8421码，其输入的顺序是先低位后高位，当出现非法数字时输出1，试作出该时序电路的Mealy模型状态图和状态表。 Moore型电路： 例5．8 设计一个用于引爆控制的同步时序电路，该电路有一个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆，则从x连续输入4个1信号(不被0间断)，电路收到第四个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸毁。试建立该电路的Mealy型状态图和状态表。 解：设状态A表示电路初始状态 状态B表示收到了第一个1输入 状态C表示收到了连续2个1输入 状态D表示收到了连续3个1输入 5．3．2 状态化简 利用隐含表进行化简 1．完全确定状态表的化简 几个概念： (1)等效状态和等效类 ①等效状态：假设状态Si和Sj是完全确定状态表中的两个状态，如果对于所有可能的输入序列，分别从Si和Sj出发，所得到的输出响应序列完全相同，则状态Si和Sj是等效的，记作(Si，Sj)，或者说，状态Si和Sj是等效对。 假定Si和Sj是完全确定的原始状态表中的两个现态，则Si和Sj等效的条件为: 在一位输入的各种取值组合下满足如下两条。 第一，它们的输出相同。 第二，它们的次态属于下列情况之一 A.次态相同； B.次态交错或为各自的现态； C.次态循环或为等效对。 等效状态具有传递性。即假若S1和S2等效，S2和S3等效，那么，S1和S3等效。记作 (S1，S2)，(S2，S3)?(S1，S3) ②等效类：所谓等效类是指由若干彼此等效的状态构成的集合，在一个等效类中的任意两个状态都是等效的。根据等效状态的传递性，可以从等效对中寻找出等效类。例如，由(S1，S2)和(S2，S3)可以推出(S1，S3)，进而可知S1、S2、S3属于同一等效类，记作 (S1，S2)，(S2，S3)?{S1，S2，S3} ③最大等效类：所谓最大等效类，是指不被任何别的等效类所包含的等效类。这里所指的最大，并不是指包含的状态最多，而是指它的独立性，即使是一个状态，只要它不被包含在别的等效类中，也是最大等效类。 原始状态表的化简过程，就是寻找最大等效类，然后将各个最大等效类的所有状态合并为一个新的状态，从而得到最小化状态表的过程。简化后的状态数 等于最大等效类的个数。 (2)利用隐含表进行状态化简的一般步骤: ①作隐含表。 ②寻找等效对。 ③求出最大等效类 ④作出最小化状态表 例5．9 化简表5．14所示原始状态表 ①作隐含表 ②寻找等效对 顺序比较 关联比较 ③求出最大等效类。 等效对(A，B)，(A，E)，(B，E)构成一个最大等效类{A，B，E}。 等效对(C，F) 也是一个最大等效类。 状态D和G各自构成一个最大等效类。 原始状态表中的7个状态共构成四个最大等效类，分别表示如下： {A，B，E}，{C，F}，{D}，{G} ④作出最小化状态表。 将最大等效类{{A，B，E}、{C，F}、{D}、{C}分别用新的字母a、b、c、d表示，并代入表