基于关键路径的三模冗余表决器插入算法Voter-电子与信息学报.PDF

第 34 卷第 2 期 电 子 与 信 息 学 报 Vol.34No.2 2012 年 2 月 Journal of Electronics Information Technology Feb. 2012 基于关键路径的三模冗余表决器插入算法 谭宜涛①② 杨海钢*① 黄 娟①② 郝亚男①② 崔秀海① ①(中国科学院电子学研究所可编程芯片与系统实验室 北京 100190) ②(中国科学院研究生院 北京 100190) 摘 要：在 FPGA 的三模冗余设计中，寄存器的反馈环路会导致错误持续出现，严重影响三模冗余的容错性能， 因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法，同时 提出了基于关键路径的表决器插入算法，该算法在表决器的插入时避开关键路径，缓解了三模冗余设计中插入表决 器时增加延时的影响。与国外同类算法相比，该文算法在不降低电路可靠性的前提下，以不到 1%的面积开销，使 得关键路径延时减少 3%~10%，同时算法运算速度平均提高 35.4%。 关键词：FPGA；三模冗余；表决器插入；映射后网表；关键路径 中图分类号：TN406 文献标识码： A 文章编号：1009-5896(2012)02-0487-06 DOI: 10.3724/SP.J.1146.2011.00571 Voter Insertion Algorithm Based on Critical Path for Triple Module Redundancy ①② ① ①② ①② ① Tan Yi-tao Yang Hai-gang Huang Juan Hao Ya-nan Cui Xiu-hai ① (System on Programmable Chip Research Department, Institute of Electronics, Chinese Academy of Sciences, Beijing 100190, China) ② (Graduate University of the Chinese Academy of Sciences, Beijing 100190, China) Abstract: In the Triple Module Redundancy (TMR) design for the FPGA, the feedback loop of the register will lead to the persistent errors which would have a negative impact on the fault-tolerant capability of the triple module redundancy design, hence the voter insertion in the feedback loop is necessary. This paper presents a triple module redundancy design method to the mapped netlist for the first time, and proposes a voter insertion algorithm ba