Altera电路板设计指南3.pdfVIP

6. LPDDR2 SDRAM 电路板设计指南 11? 2012? EMI_DG_016-1.0 EMI_DG_016-1.0 本章节对改善您系统的信号完整性，以及在系统中成功实现 LPDDR2 SDRAM 接口提供了 指南。 具有 UniPHY 知识产权 (IP) 的 LPDDR2 SDRAM 控制器使您能够实现 LPDDR2 SDRAM 与 Arria® ® V 和 Cyclone V 器件之间的接口连接。 本章重点对影响信号完整性的以下几个主要因素作了介绍： ■ I/O 标准 ■ LPDDR2 配置 ■ 信号匹配 ■ 印刷电路板 (PCB) 布局指南 I/O 标准 LPDDR2 SDRAM 接口信号使用 HSUL-12 JEDEC I/O 信号标准，具有低功耗和低排放的特 性。HSUL-12 JEDEC I/O 标准主要用于点到点的无端接总线拓扑结构。通过使用此标 准，在 LPDDR2 SDRAM 实现中就不再需要外部串行或者并行匹配电阻，并且大大降低了 端接功耗，使可编程驱动强度用于匹配阻抗。 f 要对您的接口选择最适合的标准，请参考 Arria V Device Handbook 中的 Device Datasheet for Arria V Devices 章节，或者 Cyclone V Device Handbook 中的 Device Datasheet for Cyclone V Devices 章节。 LPDDR2 SDRAM 配置 具有 UniPHY IP 的 LPDDR2 SDRAM 控制器支持 LPDDR2 SDRAM 与单一器件以及高达 32 bit 宽的多器件之间的接口连接。 使用多器件时，对于从单点到多点连接的信号，建议使用 balanced-T 拓扑结构以维持 相等的信号传输时间。 您应该在多器件设计中的 CK/CK# 之间连接一个 200 ohm 的差分匹配电阻 ( 如图 6–2 所示 )，以维持一个 100 ohms 的等效电阻。 您也应该仿真您的多器件设计，以实现最优的驱动强度，并确保正确的操作。 图 6–1 显示了 FPGA 与单一 LPDDR2 SDRAM 组件之间的主要信号连接。 © 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at /common/legal.html. Altera warrants performance of its ISO semiconductor produc