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第五讲 VHDL硬件描述语言_3 教学课时：2学时 教学内容： 1、VHDL语句（1学时） loop语句 next语句 exit语句 wait语句 null语句 2、实例演示（1学时） loop语句 LOOP语句就是循环语句，它可以使包含的一组顺序语句被循环执行，其执行的次数受迭代算法控制。在VHDL中常用来描述迭代电路的行为。 1.单个LOOP语句 单个LOOP语句的书写格式如下： [标号:] LOOP 顺序语句 END LOOP[标号]； 这种循环语句需引入其他控制语句（如EXIT）后才能确定，否则为无限循环。其中的标号是可选的。 例如： loop1：LOOP WAIT UNTIL clk=‘1’； q = d AFTER 2 ns； END LOOP loop1； 2.FOR_LOOP语句 该语句语法格式为： [标号：] FOR 循环变量 IN 循环次数范围 LOOP 顺序处理语句 END LOOP[标号]； library ieee; use ieee.std_logic_1164.all; entity check8 is port(a:in std_logic_vector(7 downto 0); y:out std_logic); end check8; architecture one of check8 is begin process(a) variable temp:std_logic; begin temp:=0; for i in 0 to 7 loop temp:=temp xor a(i); end loop; y=temp; end process; end one; 例1：设计一个8位奇偶校验电路的VHDL程序。 思路：输入一个8位的二进制数，计算出其校验位。若是奇校验：则要求校验位的加入使得9位二进制数中的‘1’的个数应为奇数个。偶校验则要求9位二进制数中的‘1’的个数应为偶数个。 算法：设数据为,则偶校验位为：‘0’.它可以用位’0’逐位地及数据相异或而得到校验位。 i不需要预先定义，可直接使用。 3.WHILE_LOOP语句 这种语句的书写格式为： [标号：] WHILE 条件 LOOP 顺序处理语句 END LOOP[标号]； 在该LOOP语句中，没有给出循环次数的范围，而是给出了循环执行顺序语句的条件；没有自动递增循环变量的功能，应在顺序处理语句中增加一条循环次数计算语句，用于循环语句的控制。循环控制条件为布尔表达式，当条件为“真”时，则进行循环，如果条件为“假”，则结束循环。 例2：8位奇偶校验电路的WHILE_LOOP设计形式. architecture two of check8 is begin process(a) variable temp:std_logic; variable i:integer;--循环变量 begin temp:=0; i:=0; while (i8) loop temp:=temp xor a(i); i:=i+1; end loop; y=temp; end process; end two; 思考题1： 用VHDL设计一个8-3线优先编码器，输入信号为A、B、C、D、E、F、G、H，输出信号为out0,out1,out2.输入信号中A的优先级最低，依次类推，H的优先级最高。 方法1：使用条件赋值语句。 格式： 赋值目标=表达式1 when 赋值条件1 else 表达式2 when 赋值条件2 else ...... 表达式n; library ieee; use ieee.std_logic_1164.all; entity encoder is port(A,B,C,D,E,F,G,H:in std_logic; out0,out1,out2:out std_logic); end encoder; architecture one of encoder is signal outs:std_logic_vector(2 downto 0); begin outs=111 when H=1 else 110 when G=1 else 101 when F=1 else 100 when E=1 else 011 when D=1 el