layout布局经验总结-硬件和射频工程师.PDFVIP

layout 布局经验总结 布局前的准备: 1 查看捕捉点设置是否正确.08 工艺为0.1,06 工艺为0.05,05 工艺为0.025. 2 Cell 名称不能以数字开头.否则无法做DRACULA 检查. 3 布局前考虑好出PIN 的方向和位置 4 布局前分析电路，完成同一功能的MOS 管画在一起 5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6 对pin 分类,vdd,vddx 注意不要混淆,不同电位(衬底接不同电压) 的n 井分开.混合信号 的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell 时查看路径,一定要在正确的library 下更改, 以防copy 过来的cell 是在其他的 library 下,被改错. 9 将不同电位的N 井找出来. 布局时注意: 10 更改原理图后一定记得check and save 11 完成每个cell 后要归原点 12 DEVICE 的 个数 是否和原理图一至(有并联的管子时注意) ；各DEVICE 的尺寸是 否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE ，(DIVECE 之间不必用最小间距, 根据经验考虑连线空间留出空隙) 再连线。画 DEVICE 后从 EXTRACTED 中看参数检验对错。对每个device 器件的各端从什么方向,什么位置与其他物 体连线 必须 先有考虑(与经验及floorplan 的水平有关). 13 如果一个cell 调用其它cell，被调用的cell 的vssx,vddx,vssb,vddb 如果没有和外层 cell 连起来，要打上PIN,否则通不过diva 检查.尽量在布局低层cell 时就连起来。 14 尽量用最上层金属接出PIN 。 15 接出去的线拉到cell 边缘,布局时记得留出走线空间. 16 金属连线不宜过长； 17 电容一般最后画，在空档处拼凑。 18 小尺寸的mos 管孔可以少打一点. 19 LABEL 标识元件时不要用y0 层，mapfile 不认。 20 管子的沟道上尽量不要走线;M2 的影响比M1 小. 21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并 联. 22 多晶硅栅不能两端都打孔连接金属。 23 栅上的孔最好打在栅的中间位置. 24 U 形的mos 管用整片方形的栅覆盖diff 层,不要用layer generation 的方法生成U 形栅. 25 一般打孔最少打两个 26 Contact 面积允许的情况下,能打越多越好,尤其是input/output 部分,因为电流较大.但 如果contact 阻值远大于diffusion 则不适用.传导线越宽越好,因为可以减少电阻值,但也增加 了电容值. 27 薄氧化层是否有对应的植入层 28 金属连接孔可以嵌在diffusion 的孔中间. 29 两段金属连接处重叠的地方注意金属线最小宽度 30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。 31 摆放各个小CELL 时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE 上跨过去。 32 Text2,y0 层只是用来做检查或标志用,不用于光刻制造. 33 芯片内部的电源线/地线和 ESD 上的电源线/地线分开接;数模信号的电源线/地线分 开。 34 Pad 的pass 窗口的尺寸画成整数90um. 35 连接Esd 电路的线不能断，如果改变走向不要换金属层 36 Esd 电路中无VDDX,VSSX,是VDDB,VSSB. 37 PAD 和ESD 最好使用M1 连接，宽度不小于20um;使用M2 连接时,pad 上不用打VIA 孔,在ESD 电路上打。 38 PAD 与芯片内部cell 的连线要从ESD 电路上接过去。 39 Esd 电路的SOURCE 放两边，DRAIN 放中间。 40 ESD 的D 端的孔到poly 的间距为4,S 端到poly 的间距为^+0.2. 防止大电流从D 端进 来时影响poly