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電子電路佈線與構裝 報告 12月份 ESL (Electronic System Level) 電子系統層級 通訊工程四甲 林鉦育 99.12.21 一.電子系統設計層級解決軟硬體協同設計問題ESL發展的主要目的，就是要解決日益複雜的軟硬體協同設計問題。在IC設計過程中，當既有軟體或硬體的設計方法無法滿足設計複雜度提高的問題時，最主要解決方法是提高設計的抽象層級(Abstraction Level)，然後以自動化工具將高抽象層級的設計，翻譯成機器語言或電子線路。由於SoC的建置相當複雜，尤其是面對多核心處理器及龐大的電路閘發展趨勢，相較於過去得等晶片硬體生產後才能執行軟、硬體的同步驗證工作，使得晶片的驗證週期拉長。 在數位電路設計的領域，設計工程師一開始在Mylar Film上畫電路佈局圖(Layout)，定義Polygon。設計工程師瞭解如果要進行更複雜的電路設計工作，以達到更高的生產力，抽象層級就必須要向上提升。以往是透過電晶體層級(Transistor Level)，加速完成設計與驗證後，利用合成器(Synthesizer)翻譯成電路實體佈局圖(Physical Layout)，完成實作(Implementation)。隨著設計的規模越來越大，抽象層級也繼續向上提升，由Transistor Level至邏輯閘層級(Gate Level)，直到目前主流的暫存器交換層級(Register Transfer Level, RTL)。RTL自1990年代開始成為主要的電子設計層級，成功將一個晶片中的邏輯閘數量(Gate Count)從數千個提升至數十萬個。然而，進入系統晶片時代後，光靠傳統的經驗法則，而沒有搭配適當工具做為輔助，設計人員將難以應付設計規模增長所帶來的複雜度，以及縮短開發時程的挑戰。目前的系統晶片設計中，Gate Count已超過百萬個甚至上億個，這種情況使得設計工程師難以從RTL抽象層級快速完成設計。在RTL抽象層級設計系統晶片，須要耗費大量時間與計算資源進行模擬與驗證，大幅增加設計失敗的風險，也嚴重的影響產品的上市時程。ESL設計方法能透過一個虛擬的軟體平臺環境，讓設計師在IC設計早期階段即開始進行整體系統架構分析、IP選擇與軟硬體整合等程式，如此一來，設計師能及早發現SoC軟硬體整合上可能出現的問題，大幅提高開發成功的機率。電子系統設計層級自動設計工具提供解決方案目前的ESL工具主要都是由C或C++語言來完成，透過SystemC語言的使用，許多C++函式庫得以被引用，也降低了IC設計者在RTL設計時，經常遇到轉換不同設計工具時，程式語言間不易統合的困境。除了SystemC以外的高抽象層級、系統導向的硬體描述語言還包括SystemVerilog和Verilog 2005、VHDL 200x等。透過這種較高層級的語言，有助於節省系統的模擬時間，亦會減輕設計師反覆利用不同語言來撰寫不同模擬任務的負擔，讓晶片設計師能把更多時間用在專案開始時的產品規劃、定義和劃分上。藉由在設計流程中多加一層抽象層級設計步驟，開發業者就可建構出全軟體的虛擬原型，不僅能執行架構研究、設定測試，亦能配合效能分析及初期軟體開發與驗證。ESL技術與IP模組能將流程融入現有的硬體與軟體設計與工具流程，在SoC開發流程中扮演協調統合的角色。它們讓工程師能開發含有數百萬邏輯閘與數十萬行程式碼的設計，並提供一套理想平臺，用來進行驗證，滿足客戶持續成長的需求。電子系統設計層級的設計模式是SoC設計的主流過去ESL設計工具對設計者帶來許多新的設計流程、語言、以及程式碼撰寫模式，且通常屬於專利技術。且設計業界缺乏IP區塊與功能模組元件庫來開發這些系統。如今各種新開發的標準刺激ESL持續成長，這些標準讓業者能在不同開發程式與各種設計工具之間傳遞資料與設計結構。因此我們能夠看到業界採用標準化語言、標準型ESL模型介面、完備的模型IP元件庫，並且各種工具環境之間能夠交換注釋資料（metadata）。現今的ESL設計模式有5種：1. 把抽象的限制條件與參數傳遞到各種建置工具。2. 讓系統設計更緊密地整合至初期的驗證流程，更確切檢驗工程投資的效益。3. 在設計初期提供位真（bit-true）與精準週期版本的執行平臺。這讓業者能在初步階段就展開元件軟體的開發與整合工作。4. 提供IP產品代表版本作為已驗證的ESL模型。5. 提供支援現今高度可編程系統的IP工具，能直接從ESL環境啟動。1980年代暫存器傳輸位階（RTL）被研發業者用來在驗證程式中檢驗晶片設計的高階概念，在這種「golden」模式下檢驗功能後，才能進行RTL以及其他設計與建置流程；在語言被融入檢驗流程，並直接連結至合成的設計程式後，RTL才開始被廣泛採納。