cmos大规模数字集成电路课程设计.pdf

ProjectDesignSummary ProjectDesignSummary PPrroojjeeccttDDeessiiggnnSSuummmmaarryy ProjectTitle: 超前进位加法器（8位） Author: 郭智永 1. Thebasictheoryofyourproject. 一、 原理 （1）、全加器 列出真值表如表所示，若Ai、Bi两个一位二进制数相加，以Ci表示来自低位的的进位， Si表示和，Ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的 全加器电路，其逻辑符号如图所示。 串并行超前进位加法器的特点是：各级进位信号同时产生，减小或消除因进位信号逐级传 递所用的时间。每一位的进位信号不依赖于从低位逐级传递，而是—开始就能确定。 全加器真值可以得到逻辑表达式： 为表达简单，定义两个中间变量Gi和Pi 得出 得到各位进位信号的逻辑表达式为： 当实际位数较多时，往往将全部数位按4位一组分成若干组，组内采用超前进位，组 间采用串行进价，组成所谓的串并行进位加法器。 Verilog代码和testbench代码在后边附录 2. Analyze and design. And list your innovations or improved aspects of your project. 用于模块内部的p和g信号，它们的产生都不依赖于模块内部各位之间的进位信号，而 是由输入信号a和b直接得到的。 用于模块外部的pp和gg信号，它们的产生也不依赖于该模块的进位输入信号，pp和 gg信号用于超前进位链的再次级联。 当进位产生信号（g）为1时，一定向后一级产生进位输出，此时不需要等待前一级进位 信号的输入，速度得以加快。 当进位产生信号（g）为0时，向不向后一级产生进位输出就不好说了。我们能肯定的是 如果此时进位否决信号（p）为0，则一定不会向后一级产生进位输出，这种情况也不需要 等待前一级进位信号的输入，速度还是得以加快。 如果进位产生信号（g）为0，并且进位否决信号（p）为1，向不向后一级产生进位输 出就完全取决于前一级进位信号的输入了，这时花的时间最长。该设计进行了有符号位的 扩展，可以进行有符号数的运算，相比于其他加法器，超前进位加法器最大优点在于减少 了进位等待延迟，大大提高了运算的速度，因此在其他的运算器中得到了广泛应用 3. Paste the waveform(s) of your project and explain the correctness of your design. 当把信号改为十进制后可看出：b=14,a=121时 sum=135；b=12,a=122时sum=134； b=-2,a=-127时sum=-129、、、、、、、、、正数和负数都可以运算，只是结果sum的得出得 经过二个周期之后，这也正好符合8位超前进位加法器的规律。 Schematic： 4. List and analyze the synthesis results of your project. Please write down the synthesis results of DC in table I and your synthesis script(s) in table II. (20 points) TableI.DCsynthesisresults target_library [list cb13fs120_tsmc_max.db cb13io320_tsmc_max.db] link_library cb13_tsmc_memory_max.db cb13io320_tsmc_max.db cb13special.db cb13fs120_tsmc_max.db