第4章 及双稳态触发器.pptxVIP

本章介绍双稳态触发器的电路结构、工作原理和动作特点，是了解、分析和设计时序逻辑电路工作机理的基础。双稳态触发器是具有输出状态受输入端数据控制、并能保持“0”或者“1”两个稳定状态的电路，它是构成时序逻辑电路的基本部件根据逻辑功能可以把双稳态触发器分成RS触发器、JK触发器、D触发器、T触发器和T′触发器。根据结构可以把双稳态触发器分成主从结构触发器、维持阻塞结构触发器等第4章双稳态触发器 ?本章要点电路逻辑符号4.1 基本RS触发器4.1.1 与非门构成的基本RS触发器 1． 电路组成及工作原理表示低电平触发表示输出Q的取反工作原理初态（或称为旧态，原态） 次态（或称为新态） 置位端触发器置1态或置0态或复位01复位端010保持原态或存储状态10111001110101禁态1011不定态？1？1简化功能表状态转换图逻辑功能表禁态不定态逻辑功能表禁态禁态管脚图功能表由与非门构成的集成四基本RS触发器芯片74HC279简介 电路逻辑符号4.1.2 或非门构成的基本RS触发器高电平有效逻辑功能表简化功能表注：CD4043（CMOS）是四或非门构成RS触发器的集成芯片。 工作波形防抖电路4.1.3基本 RS触发器的特点及应用 基本RS触发器的特点是输入端状态直接影响输出端状态，所以基本RS触发器是其它触发器的组成部分之一，做为设置触发器的初态的控制端口 应用之一：防抖电路时钟CLK波形4.2时钟RS触发器4.2.1 同步RS触发器1．时钟触发器定义 在数字电子系统中，常常要求电路能按照一定节拍的控制来工作，如在两位数字时钟显示电路中，数字就是按照每秒钟的时间进行变化。这就需要一个节拍控制信号，我们把这个控制信号称为信号，也叫时钟脉冲（Clock Pulse），用CLK表示 将带有时钟控制触发的触发器统称为时钟触发器电路逻辑符号2． 同步RS触发器的电路及工作原理基本RS触发器工作原理 ① CLK=010保持原态1② CLK=10011111110011100111011001功能表状态转换图时序图特性方程 时钟触发器除了用功能表、状态转化图和时序图描述逻辑功能外，还可以利用特性方程。触发器的特性方程就是其输出次态与触发器的输入端数据和输出初态的逻辑关系式 。同步RS触发器动作特点 由时序图看出，同步RS触发器在CLK=1期间，输出状态随输入状态改变而改变。逻辑符号电路4.2.2 主从RS触发器 表示在CLK下降沿到来后触发注意：主从触发器的状态相作原理 主触发器保持状态不变，从触发器也保持原态不变① CLK=01011主触发器状态随输入S、R改变，但从触发器保持原态不变② CLK=11101主触发器状态不变，从触发器状态与主触发器新态相同③ CLK=1→ CLK=011 → 00 → 11主从触发器的特点 主从RS触发器输出端状态的改变是在时钟脉冲下降沿发生的。其功能表、状态转换图、特性方程与同步RS触发器相同 【例1】输入端S、R和时钟脉冲CLK的波形如图所示，加到主从RS的输入端，设初态为1，画出主触发器和从触发器输出端的波形 。解：不定态禁态寄存器电路4.2.3 时钟RS触发器的应用时钟RS触发器可以作为存储器，即可以存储二进制数码 逻辑符号电路4.3 JK触发器4.3.1 主从JK触发器 虽然主从RS触发器克服了同步RS触发器在CLK=1期间的输出状态不断随输入变化而变化，但仍然存在约束条件。为了使触发器输入数据不受约束，则将主从RS触发器的输出端反馈到输入端，构成了主从JK触发器。1001主触发器的状态随JK变化101． 主从JK触发器的工作原理① J=K=00110保持原态：② J=0，K=11001001010111110100101保持原态置0态翻转③ J=1，K=01010010111110101010001翻转置1态保持原态④ J=1，K=1101100101101010101110010101翻转计数状态翻转状态转换图简化功能表功能表2． 主从JK触发器的功能表、状态转换图和时序图干扰脉冲干扰脉冲【例2】 对于主从JK触发器，若时钟脉冲CP、J、K输入端的波形如图所示，设触发器的初态为“1”，试画出主、从触发器输出端Q主和的时序波形 解：一次变化一次变化一次变化：在初态Q=0且CLK=1期间，J出现干扰脉冲会使触发器发生状态变化；在初态Q=1且CLK=1期间，K出现干扰脉冲也会使触发器发生状态变化。10功能表管脚图逻辑符号置位端主从JK触发器芯片74HC72简介复位端逻辑符号逻辑电路4.3.2 边沿JK触发器 为了提高主从JK触发器的抗干扰能力，克服一次翻转变化问题，出现了边沿JK触发器 触发脉冲下降沿翻转 边沿JK触发器的输出状态随输入改变只在脉冲下降沿到