基于fpga的中型组机器人模型.pptVIP

提取 576—480 取240行偶数场数据和240行奇数场数据组成480行VGA数据。其中，其它数据丢弃。这样一来，丢弃的数据也仅是一副图像的最边缘的一部分，对整副图像的质量并无太大影响。偶数场取240 24~264行奇数场取240行312~552行 3.出现的问题 由于隔9个像素丢弃一个数据，这里还存在着一个问题：视频信号的采样序列是Cb，Y，Cr，Y，Cb，Y，Cr，?每隔一个像素就丢弃该像素的色度信息，所以当除法器余数为0时，丢弃的数据可能是包含Y、Cb、Cr 的一个完整的像素，也可能是只包含亮度Y 的一个像素。 丢弃的数据为只包含亮度信息的像素点：将此像素点的亮度值Y丢弃，并将上一个像素点的色度分量Cr同时丢弃。 丢弃的数据为一个完整的像素点，包含了Y、Cb、Cr 分量值：将分量Y和Cb丢弃，保留Cr 作为下一个像素点的Cr 分量一起保存。 提取像素数据 1.解码后得到的是8位数据流，由于SDRAM每单元数据为16位，所以将一个亮度信号Y和一个色度信号Cr或Cb合在一起存入到一个地址空间(16bit)。 2.PAL制式图像是采用隔行扫描的方式，将一帧图像分两场扫描。第一场先扫出1、3、5、7?等奇数行，第二场扫2、4、6、8?等偶数行。提取出其中的有效像素顺序存入到SDRAM的0-640×576的地址空间。 3.利用对SDRAM的读写地址的控制能够巧妙的解决隔行到逐行的转换问题，数据写入SDRAM 是将隔行数据写入到SDRAM 的0-640×576 的地址空间中，其中640×24-640×264为奇数场的240行有效数据，640×312-640×552为偶数场的240行有效数据。两场数据分别通过不同的两个FIFO读出； SDRAM控制器 一行4:2:2 的YCrCb 的视频数据中，以27MHz 时钟采样，则Y有720 个，Cb、Cr 各360 个。也即Y 的采样时钟为13.5MHz，Cb、Cr 的采样时钟为6.75MHz。在4个读的时候读两次就变4:4:4，而像素时钟为13.5MHz。 27MHz CLOCK 中Y被改变了2次，而Cb，Cr被赋值一次。 4:2:2 的数据流： Cb Y Cr Y Cb Y Cr Y 一个完整的像素点是由亮度、两个色差信号组成，插值其实就是借用上一像素点或下一像素点的Cb、Cr 插值 R=1.164(Y-16)+1.596(Cr-128) G=1.164(Y-16)-0.813(Cr-128)-0.392(Cb-128) B=1.164(Y-16)+2.017(Cb-128) 注意问题： 色度空间变换涉及到小数运算。在HDL 描述语言中，对于小数的运算， 如果采取行为描述， 通常是将小数乘以一个数A（2的n次方数） 转化为整数，计算完成后，将结果除以这个数A。由于A 为2 的整数次幂， 所以除以A 就可转换为对被除数的移位操作。 色度空间转换 FPGA特别适用于以流水线方式和并行方式进行数据处理，在运算复杂程度相对较低但速度要求严格的原图像预处理中，选择FPGA这样的硬件电路实现，成本低而且速度可以满足实时处理的要求。至于此后的目标检测与跟踪，由于算法较为复杂，对芯片的处理能力要求较高，可以采用具有强大数字信号处理能力的DSP来实现，以克服过去硬件实现复杂、成本高、实时性差、成本高等不足。而前期由于采用了FPGA进行图像预处理，将大大减轻后续DSP的运算压力，使得其有更大的能力完成目标检测和跟踪。 目标检测 现场可编程门阵列 (FPGA)的优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，有较强的通用性，适于模块化设计。同时其开发周期较短，系统易于维护和扩展，适合于实时信号处理。目前，FPGA的容量已经跨过了百万门级，因而FPGA已成了解决系统级设计的重要选择方案之一。 由上图看出，PAL制式采集过程中，帧存中的数据是YCbCr格式的数据，因此，为方便后面的图像阈值化计算，可选用YCrCb格式进行图像的阈值化处理。再者，也可选择RGB格式进行处理，或者选择YUV、HIS等，但都需要将RGB格式转换为YUV或者HIS格式。 颜色空间选择 YCbCr颜色空间 YCbCr空间模型在电视的色彩显示等领域大显身手。其中Y为亮度分量，Cb为蓝色色度分量，C:为红色色度分量。它将具有亮度分量分离的优点，这和HSV空间模型有相似之处。不过，因为它可以从RGB空间模型经过线性变化得到，所以直接应用于色彩聚类分析的情况不多，而在其基础上的变换模型的应用更为普遍。非线性空间往往存在奇异性，而经RGB空间模型进行线性变换得到的YCbCr空间模型，可以克服这种