第7章 VHDL设计应用实例.pptx

第7章 VHDL设计应用实例 ;7.1 8位加法器的设计 ; 并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器及串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图7.2所示。 ;图7.2 8位加法器电路原理图 ;2．VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器 PORT(C4： IN STD_LOGIC； --低位来的进位 ;A4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S4： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位和 CO4： OUT STD_LOGIC)； --进位输出 END ENTITY ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL S5：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL A5，B5： STD_LOGIC_VECTOR(4 DOWNTO 0)； ;BEGIN A5=0 A4； --将4位加数矢量扩为5位，为进位提供空间 B5=0 B4； --将4位被加数矢量扩为5位，为进位提供空间 S5=A5+B5+C4 ； S4=S5(3 DOWNTO 0)； CO4=S5(4)； END ARCHITECTURE ART；;2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE.STE_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(C8：IN STD_LOGIC； A8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B8：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； ; S8：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； CO8：OUT STD_LOGIC)； END ENTITY ADDER8B； ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS --对要调用的元件ADDER4B的界面端口进行定义 PORT(C4：IN STD_LOGIC； A4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；;B4：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S4：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CO4：OUT STD_LOGIC)； END COMPONENT ADDER4B； SIGNAL SC：STD_LOGIC； --4位加法器的进位标志 BEGIN U1：ADDER4B --例化(安装)一个4位二进制加法器U1 PORT MAP(C4=C8，A4=A8(3 DOWNTO 0)，B4=B8(3 DOWNTO0)， ;S4=S8(3 DOWNTO 0)，CO4=SC)； U2：ADDER4B --例化(安装)一个4位二进制加法器U2 PORT MAP(C4=SC，A4=A8(7 DOWNTO 4)，B4=B8(7 DOWNTO 4)， S4=S8 (7 DOWNTO 4)，CO4=CO8)； END ARCHITECTURE ART； ;7.2 分频电路;例1：2分频、4分频、8分频、16分频 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE I