CPLD的数字时钟设计.docVIP

学号 0803021116 分数 电子设计自动化 课程设计报告 [基于CPLD的数字时钟设计] 系 部： 信息工程系 班 级： 08电信（1）班 姓 名： 指导教师： 湖北轻工职业技术学院 完成日期：2010 年 6 月 18日 目录 引 言 3 一 VHDL的概述 3 二 设计方案与分析 4 第一章 模块设计 5 一 设计要求及目的 5 1.1 要求 5 1.2 目的 5 二 程序设计及模块说明与仿真 5 2.1 二十四进制 5 2.2 六十进制 7 2.3 扫描电路 10 2.4 整点报时 12 第二章 总体设计效果 13 一 电路仿真 13 14 二、实验结果 14 总 结 15 一 心得体会 15 引 言 一 VHDL的概述 硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。目前，利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。 国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。有些HDL成为IEEE标准，但大部分是企业标准。VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。可谓百家争鸣，百花齐放。这些不同的语言传播到国内，同样也引起了不同的影响。在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。这两种语言已成为IEEE标准语言。 电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。 以HDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。在这里，笔者认为，要振兴我国电子产业，需要各相关专业的人士共同努力。HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究，深亚微米半导体工艺与EDA设计工具的仿真、验证及方法的研究，这需要半导体专家和操作系统专家共同努力，以便能开发出更加先进的EDA工具软件。软件、硬件协同开发缩短了电子设计周期，加速了电子产品更新换代的步伐。毫不夸张地说，EDA工程是电子产业的心脏起搏器，是电子产业飞速发展的原动力。本书从应用的角度向国内广大读者介绍VHDL编程技术，让大家掌握HDL编程，了解FPGA结构，学会使用EDA工具，为集成电路前端设计打下基础。 二 设计方案与分析 在设计时钟电路时，分别由时，分，秒，扫描及报时电路组成，显示时的电路由二十四进制计数器构成，具有置数功能DIN和拨码开关CLR控制端，输出显示十位TEN和个位ONE。分和秒显示电路由六十进制计数器构成，具有置数功能DIN和拨码开关CLR控制端，秒的输入脉冲CLK为1HZ的信号，输出显示十位TEN,个位ONE和进位端CO。扫描电路输入为时分秒的十位和个位的输入，具有译码功能，输入的脉冲CLK为1KHZ位扫描信号，输出显示译码字形SEG7和端口位扫描SCAN。报时电路由功能实现：定义temp500,temp1k信号，用于存放两种频率报时的控制信号；定义一个以m0为敏感信号的一个比较进程，在进程一开始的时候先给temp500和temp1k赋予初值0，然后判断分是否为59分，若是则判断秒的高位是否是5，若是则如果秒的低位为0、2、6、8则temp500为1；若分不是59则判断分和秒是否都为0，若都为0则temp1k为1。进程结束时把temp500,temp1k的值分别赋给sig500,sig1k。 第一章 模块设计 一 设计要求及目的 1.1 要求 1.1.1 在EDA实验箱的数码管上，显示时钟的小时、分钟和秒； 1.1.2具有时、分、秒、计数显示功能，以24小时循环计时； 1.1.3具有清零，调节小时、分钟功能； 1.1.4 当时钟到了整点的时候，蜂鸣器发出声音，时间长度自行设定。 1.2 目的 1.2.1 熟练操作MAX+plus II 10.2软件； 1.2.2.掌握多位计数器相连的设计方法； 1.2.3.掌握六十进制，二十四进制计数器的设计方法； 1.