SERDES电路设计的一点想法.docVIP

简介 随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被 USB 接口取代，PATA被 SATA 取代，PCI被 PCI-Express 所取代，无一都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes 技术成为了为高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，理论上串行接口的最高传输速率可达到10Gbps 以上。 SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。 分类 SerDes 结构大致可以分为四类： 并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟。 8B/10B 编码SerDes：将每个数据字节映射到10bit代码，然后将其串行化为单一信号对。10位代码是这样定义的：为接收器时钟恢复提供足够的转换，并且保证直流平衡（即发送相等数量的‘1’和‘0’）。这些属性使8B/10BSerDes 能够在有损耗的互连和光纤传输中以较少的信号失真高速运行； 嵌入式时钟SerDes：将数据总线和时钟串化为一个串行信号对。两个时钟位，一高一低，在每个时钟循环中内嵌串行数据流，对每个串行化字的开始和结束成帧，因此这类SerDes也可称为“开始-结束位SerDes”，并且在串行流中建立定期的上升边沿。由于有效负载夹在嵌入式时钟位之间，因此数据有效负载字宽度并不限定于字节的倍数； 位交错SerDes：将多个输入串行流中的位汇聚为更快的串行信号对。 SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。万兆(OC-192)广域网已在欧美开始实行，中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。 基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。 Serdes接口的作用和地位？ Serdes接口的四种不同架构及其区别 我们将以8b/10b SerDes接口电路的设计为目标，争取用半年的时间完成其基本设计，然后再进行不断改进和优化。 8b/10b SerDes接口电路的总体结构： SerDes 接口具有多种功能模式，可以适应不同应用环境的需要。这些功能模式包括关断模式，工作模式和测试模式等。  8b/10b SerDes接口电路的组成分析 性能指标： 顶层电路和端口信号： 电路模块包括： 发送通路：输入寄存器，8b/10b编码器，多路选择器，并串转换，发送器，发送时钟产生 接收通路：接收器，接收时钟恢复，多路选择，串并转换，解码，逗点检测，输出寄存器 其他：PRBS产生和检测，环回检测，关断模式，信号丢失检测，预加重（均衡）等。 端口信号包括：T_clk, T_data, TXP, TXN, RXP, RXN, R_clk, R_data PRBSen, loopen, CDRen, PRE_ctr 分电路描述 发送时钟产生电路：主要基于锁相环技术PLL。 接收时钟恢复电路（CDR）：该电路是设计重点和难点。重点关注过采样拓扑结构或相位插值拓扑结构。 8b/10b编码和解码电路：学习相应协议进行数字电路设计即可。 Comma检测器电路：学习相应原理进行数字电路设计即可。 PRBS发送和检测电路：学习相应原理进行数字电路设计即可。 发送器及预加重电路：比较LVDS和CML电路的优缺点，重点放在CML电路的设计。 接收器及信号损失检测电路：比较LVDS和CML电路的优缺点，重点放在CML电路的设计。 串并转换和并串转换电路： 高速多路选择器电路： 以上所有模块根据设计技术或工具的不同，可分为以下三类： 数字电路设计：8b/10b编码和解码电路、Comma检测器电路、PRBS发送和检测电路 模拟电路设计：发送器及预加