EDA技术实用教程(第二版)潘松黄继业第2版第10章_设计优化和设计方法.pptVIP

实 验 与 设 计 图10-43 DDS基本结构 实 验 与 设 计 图10-44 相位累加器位宽和采样点关系 【例10-11】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DDS_VHDL IS -- 顶层设计 PORT ( CLK : IN STD_LOGIC; FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END; ARCHITECTURE one OF DDS_VHDL IS COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(