TigerSHARC处理器技术及其应用课件作者冯小平第1-3章节第3章节.pptVIP

3.1 TS101S处理器的总线3.1.1 TS101S的内部总线　　TS101S片内有3套内部总线(M0-Bus、M1-Bus和M2-Bus)，每套内部总线直接与一个内部存储块相连，其内部结构如图3.1-1所示。这些内部总线宽128位，每个时钟周期在每套总线上都能够传输4条指令或对齐的4个字。 图3.1-1 TS101S的内部总线结构 　　片上系统模块通过这些总线访问存储器，每个周期内每套内部总线只允许访问一次存储块。内核、DMA和外部口等对内部存储器块的访问都是通过内部总线完成的。因此，为了避免冲突，对于不同的指令(如取指、加载/存储J-IALT、K-IALT指令和外部访问等)，最好访问不同的内部或者外部存储器块，这样指令的执行才不会引入迟延。 　　TS101S大部分的寄存器都归类于通用寄存器(Ureg)，它提供了两个通用寄存器之间、通用寄存器与存储器之间、立即数加载到通用寄存器等数据传输指令。这里还包含控制寄存器和状态寄存器，以及寄存器文件中的数据寄存器。传输可以是同时对一个内部存储器的读/写。所有寄存器都可由寄存器传输指令或外部总线主控制器的访问指令来访问，但只有核内部寄存器可由加载/存储指令或立即数加载指令访问。 　　在寄存器之间或外部存储器与寄存器之间传送数据时，可以通过任意一条内部总线来完成。这种传送称为“虚拟总线传送”，它使用一套最先可使用的内部总线。如果过了四个周期还没有可用的总线，则处理器会强迫三条内部总线之一执行虚拟总线传送。在一个给定的周期内，即使有多于一条的总线没有分配常规总线传送，TS101S也只能执行一个虚拟总线传送。 　　包括虚拟总线在内，每条内部总线都独立地进行总线仲裁。内部总线的优先级如下：　　(1) 高优先级IFIFO传送；　　(2) 高优先级DMA传送；　　(3) 加载、保存或其他数据传送指令；　　(4) 低优先级IFIFO传送；　　(5) 低优先级DMA传送；　　(6) 取指。 　　DMA请求优先级由源TCB的优先级位决定。?链式DMA的内部总线请求优先级与请求数据传送的优先级相同。在以下几种情况中，IFIFO请求具有高优先级：　　(1) 外部主处理器直接读；　　(2) ?IFIFO中有广播写数据；　　(3) 目的TCB的优先级置位时，DMA操作向内部地址写操作。　　IFIFO已满(IFIFO中有三次或更多次的传送数据)时，它的总线请求优先级变为高，可以避免外部总线延迟。对其他情况，IFIFO请求具有低优先级。 3.1.2 TS101S的外部总线　　TS101S既可以作为单个处理器使用，也可以作为多处理器系统的一个处理器使用。TS101S可以作为一个信号处理器或信号处理系统独立地工作，也可以在其他作为主机的计算机控制下(例如TS101S构成的处理系统作为PC扩展卡使用)进行工作。TS101S系统的结构非常灵活，可以满足不同的应用需求。其内部集成有多种与外部连接的方案，与外部的连接可以运行三种协议：流水协议、SDRAM协议、慢速设备协议等。 　　最快的协议是流水协议，当多个TS101S互连时就使用这个协议通信。此外，处理器还能通过此协议与其他主机或灵巧存储器系统连接。流水协议的峰值吞吐率为每周期传送一个数据，其实际的吞吐率可以保持在与峰值吞吐率非常接近的水平。这是因为此协议对连续数据流的地址范围没有限制。　　另一种快速协议是SDRAM。这个协议由工业标准的SDRAM芯片定义。TS101S有一个片上SDRAM控制器，它可以提供访问SDRAM所需的所有控制信号(、、DWE、CKE以及DQM)，而且可以初始化、刷新SDRAM。SDRAM可以构成容量很大的存储阵列，满足系统对大容量存储的需求。SDRAM的峰值吞吐率是每周期传送一个数据。若是在同一页中进行连续的访问，则实际吞吐率可以保持在接近最大值的水平。此条件对DMA块传送也同样适用。值得注意的是，对SDRAM单次访问的开销是很大的。 　　TS101S还支持慢速设备协议。慢速设备协议适用于对性能不作特殊要求的设备。对大多数系统，建议将这些设备连接在二级总线上，因为它们会增加总线负担，减缓更重要任务的访问。即使这样，慢速设备也可以直接连接到TS101S外部总线上。　　外部总线包括32或64位数据总线、32位地址总线以及各种控制信号。其中大多数信号都是双向的，因为连接在外部总线上的处理器可以是主控处理器，也可以是从处理器。 　　通过给外部端口控制寄存器SYSCON和SDRCON写入不同的值，外部接口单元可以有多种不同的配置。这两个寄存器应在复位后立即初始化。对同一系统中所有TS101S的这两个寄存器的配置应相同。建议在初始化寄存器SYSCON和SDRCON时使用广播写操作。