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(3) 编程连接技术 PLD表示的与门 熔丝工艺的与门原理图 V CC + (5V) R 3k W L D 1 D 2 D 3 A B C 高电平 A、B、C有一个输入低电平0V A、B、C三个都输入高电平+5V 5V 0V 5V 低电平 L V CC A B C D 5V 5V 5V L=A?B?C (4) 浮栅MOS管开关 用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。 浮栅MOS管 叠栅注入MOS(SIMOS)管 浮栅隧道氧化层MOS(Flotox MOS)管 快闪(Flash)叠栅MOS管 3.PLD的分类 PROM PLA PAL GAL 低密度可编程逻辑器件 （LDPLD） EPLD CPLD FPGA 高密度可编程逻辑器件 （HDPLD） 可编程逻辑器件 （PLD） 按集成密度划分为 按结构特点划分 简单PLD (PAL，GAL) 复杂的可编程器件(CPLD) : CPLD的代表芯片如：Altera的MAX系列 现场可编程门阵列(FPGA) PLD中的三种与、或阵列 与阵列、或阵列 均可编程(PLA) 与阵列固定，或阵 列可编程(PROM) 与阵列可编程，或 阵列固定(PAL和 GAL等) 按PLD中的与、或阵列是否编程分 8.3.2 组合逻辑电路的 PLD 实现 例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。 写出该电路的逻辑表达式： AnBnCn AnBn AnCn BnCn 全加器 AnBnCn AnBnCn AnBnCn 例2 试写出该电路的逻辑表达式(PAL)。 8.4 复杂可编程逻辑器件(CPLD) 8.4.1 CPLD的结构 8.4.2 CPLD编程简介 8.4 复杂可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编 程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于 一个GAL器件; 8.4.1 CPLD的结构 更多成积项、更多宏单元、更多的输入信号。 通用的CPLD器件逻辑块的结构 内部 可编 程连 线区 n 宏单元 1 宏单元 2 宏单元 3 · · · 可编 程乘 积项 阵列 乘积 项分 配 宏单元 m 内部 可编 程连 线区 m m I/O 块 Xilnx XG500: 90个36变量的乘积项,宏单元36个 Altera MAX7000:80个36变量的乘积项,宏单元16个 8.4.2 CPLD编程简介 编程过程（Download或Configure）：将编程数据写入这些单元的过程。 用户在开发软件中输入设计及要求。 检查、分析和优化。完成对电路的划分、布局和布线 编程的实现：由可编程器件的开发软件自动生成的。 生成编程数据文件 写入CPLD 计算机根据用户编写的源程序运行开发系统软件，产生相应的编程数据和编程命令，通过编程电缆接口与CPLD连接。 将电缆接到计算机的并行口，通过编程软件发出编程命令，将编程数据文件（*JED）中的数据转换成串行数据送入芯片。 编程条件 （1）专用编程电缆；（2）微机；（2）CPLD编程软件。 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 此处说明电压电流等为什麽用相量形式. 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 此处说明电压电流等为什麽用相量形式. 等效电路由三个基本元件构成 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 8.1 只读存储器 8.2 随机存储器 8.3 组合可编程逻辑器件 8.4 复杂可编程逻辑器件(CPLD) 教学基本要求： 掌握半导体存储器字、位、存储容量、地址、等基本概念。 掌握RAM、ROM的工作原理及典型应用。 了解存储器的存储单元的组成及工作原理。 概 述 半导体存贮器能存放大量二值信息的半导体器件。 存储器的发展方向： 大容量、高速度和低功耗 8.1 只读存储器 8.1.1 R