数字电路应用之Verilog HDL语言常用经典程序例题(Quartus II软件).docVIP

数字电路应用之Verilog HDL语言程序经典例题 （Quartus II软件编程） 一：2线4线译码器： module tom(a,b,y); input a,b; output [3:0] y; wire na,nb; not (na,a); not (nb,b); and (y[0],na,nb); and (y[1],na,b); and (y[2],a,nb); and (y[3],a,b); endmodule 二：三输入表决器： module add(a2,a1,a0,y); input a2,a1,a0; output y; assign y=((a1a0)|(a2a1)|(a2a0)); endmodule 三：3线8线译码器： module fulladd(a2,a1,a0,y); input a2,a1,a0; output [7:0] y; assign y[0]= ~( ~a2 ~a1 ~a0); assign y[1]= ~( ~a2 ~a1 a0); assign y[2]= ~( ~a2 a1 ~a0); assign y[3]= ~( ~a2 a1 a0); assign y[4]= ~( a2 ~a1 ~a0); assign y[5]= ~( a2 ~a1