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3 更复杂电路的VHDL描述 3.1 计数器的VHDL描述 时序电路中，一般计数器的输入/输出信号包括： n Q Entity CLK 电路设计 ？ Architecture - 1 - 西安电子科技大学国家级精品课程数字电路与系统设计 【例1】: 4位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4 ; ARCHITECTURE bhv OF CNT4 IS n