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基于SOPC的数字钟设计 摘要：数字时钟在我们日常生活中经常用到，可以用很多方法设计数字钟，本 文用SOPC技术设计数字钟。SOPC设计包含FPGA设计、NIOS设计两大部分，其 中首先用FPGA实现数字钟的秒的个位、秒的十位、分的个位、分的十位、小时 的计数，然后设计NIOS，设计完后，把硬件和软件下载到试验箱里，实现在试 验箱的数码管上显示数字钟的秒、分、小时。 关键词：SOPC、数字钟、数码管 1.引言 SOPC是Altera公司提出的一种灵活、高效的片上系统设计方案。它 将处理器、存储器、I/O 口等系统设计需要的组件集成到一个PLD器件上,构建 成一个可编程的片上系统。NIOS是Altera公司开发的可进行SOPC设计的处理 器软核。 2.设计内容 （1）数字钟的秒计数器（用FPGA实现）； （2）数字钟的分计数器（用FPGA实现）； （3）数字钟的小时计数器（用FPGA实现）； （4）NIOS 的中断设计； （5）0NIOS读取数字钟的秒、分、小时的数据； （6）NIOS 显示数字钟的秒、分、小时的内容。 3.设计方案 3.1数字钟的原理： 数字钟的秒是60进制，分是60进制，小时是24进制。当秒满59后，再来 一个1hz时钟信号,分钟进1；秒和分钟都满59时，再来一个1HZ时钟信号，小 时进1；当秒，分都满59，小时满23，再来一个1HZ时钟信号，秒、分、小时 都变成00。 3.2数码管工作原理 七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位 一体、共阴极型七段数码管。其单个静态数码管如下图3-1所示。 图3-1 静态七段数码管 1 由于七段数码管公共端连接到GND （共阴极型），当数码管的中的那一个段被输入高电 平，则相应的这一段被点亮。反之则不亮。四位一体的七段数码管在单个静态数码管的基础 上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、 dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其 余关闭数据。 3.3 SOPC简介 SOPC为可编程片上系统，由FPGA和NIOS两大模块组成。 3.4设计方案 我选择试验箱提供的24Mhz时钟作为最初的时钟信号，因为数字钟的基本单 位是秒，所以首先用VHDL语言做一个分频模块，得到1hz的时钟信号。然后用 VHDL语言做一个数字钟计数模块，得到秒的个位输出、秒的十位输出、分的个 位输出、分的十位输出、小时的个位输出、小时的十位输出。在 QuartusII 中打开SOPC Builder ,设计CPU,然后通过NIOS IDE编写C语言，实现七段码显 示。 设计方案框图如下： 秒个位 时钟 数字钟vhdl cpu 七段码显示 秒十位 分个位 分十位 时个位 时十位 中断 图3-2 设计方案框图 4.设计步骤 (1)打开 QuartusII，建立一个fenpin工程，用VHDL编写代码，然后通过波形仿 真，查看是否满足实现24MHZ 的时钟分频为1HZ时钟信号的要求。有两个输入信 号CLK、RST，一个输出信号CLK_1hz,CLK用于输入24MHZ 时钟信号，RST是 复位信号，管脚绑定K1。当K1拨到高电平时，输出信号CLK_1h 一直为低电平。 当K1拨到低电平时，输出信号CLK_1h 为1HZ的时钟信号。 分频的原理框图如下： 图3-3 分频的原理框图 2 (2) 打开QuartusII，建立一个shi