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1 什么是 Setup 和 Holdup 时间？ 建立时间(Setup Time)和保持时间（Hold time ）。建立时间是指在时钟边沿前，数据信号需要保持不变的时 间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图 1。 如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕 量和保持时间裕量。 图 1 建立时间和保持时间示意图 2 什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 3 用 D 触发器实现 2 倍分频的逻辑电路？ Verilog 描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( res