中国石油大学(华东)数字系统与EDA设计第11章.pptVIP

11.1 系统任务与系统函数 11.4 测试平台 【例11.13】 激励波形的描述 `timescale 1ns/1ns module test1; reg a,b,c; initial begin a=0;b=1;c=0; #100 c=1; #100 a=1;b=0; #100 a=0; #100 c=0; #100 $stop; end initial $monitor($time,,,a=%d b=%d c=%d,a,b,c); //显示 endmodule 【例11.14】 always语句用于时钟波形的描述 `timescale 1ns/1ns …… reg clk; parameter CYCLE=100; //一个时钟周期100ns always #(CYCLE/2) clk=~clk; //always语句产生时钟波形 intial clk=1; …… 11.5 ModelSim仿真实例 ModelSim工作界面 新建仿真文件 输入仿真文件代码并编译 编译文件到work工作库并加载 编译文件到work工作库并加载 输出波形显示和命令行窗口结果显示 习 题 11 `timescale 10ns/1ns module mult8_tp; //测试模块的名字 reg[7:0] a,b; //测试输入信号定义为reg型 wire[15:0] out; //测试输出信号定义为wire型 integer i,j; mult8 m1(out,a,b); //调用测试对象 initial //激励波形设定 begin a=0;b=0; for(i=1;i255;i=i+1) #10 a=i; end initial begin for(j=1;j255;j=j+1) #10 b=j; end 11.6 数字电路的仿真 8位乘法器的仿真 initial begin //定义结果显示格式 $monitor($time,,,%d*%d=%d,a,b,out); #2560 $finish; end endmodule module mult8(out,a,b);//8位乘法器源代码 parameter size=8; input[size:1] a,b; //两个操作数 output[2*size:1] out;//结果 assign out=a*b; //乘法运算符 endmodule 8位乘法器的仿真 8位乘法器的功能仿真波形图（ModelSim） 仿真结果 11.4.3 时序电路的仿真 `timescale 10ns/1ns module count8_tp; reg clk,reset; //输入激励信号定义为reg型 wire[7:0] qout; //输出信号定义为wire型 parameter DELY=100; counter C1(qout,reset,clk); //调用测试对象 always #(DELY/2) clk=~clk; //产生时钟波形 initial begin //激励波形定义 clk=0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*300) $finish; end 【例11.21】 8位计数器的仿真代码 initial $monitor($time,,,clk=%d reset=%d qout=%d,clk,reset,qout); endmodule module counter(qout,reset,clk); //待测试的8位计数器模块 output[7:0] qout; input clk,reset; reg[7:0] qout; always @(posedge clk) begin if(reset) qout=0; else qout=qout+1; end endmodule 结果显示 计数器的仿真波形（ModelSim） 仿真结果 11.1 什么是仿真？常用的Verilog HDL仿真器有哪些？ 11.2 写出1位全加器本位和（SUM）的UDP描述。 11.3 写出4选1多路选择器的UDP描述。 11.4 `timescale 指令的作用是什么？举例说明 11.5 编写一个4位的比较器，并对其进行测试。 11.6 编写一个时钟波形产生器，产生正脉冲宽度为15ns负脉冲宽度为10ns的时钟波形。 11.7 编写一个测试程序，对