六时序逻辑电路.ppt

数字电子技术 主讲: 黄 波 作 业 P346 6.3 P347 6.6 P352 6.26 P353 6.31 6.32 本章重点： 1、理解时序逻辑电路的定义及结构特点。 2、掌握同步时序逻辑电路的分析方法。 3、理解同步计数器的工作原理。 4、掌握同步时序逻辑电路的设计方法。 本章难点： 1、同步时序逻辑电路的设计方法。 三、结构框图 1、可以用三个方程组来描述： 2、状态转换表 3、状态转换图 4、时序图（波形图） 五、时序电路的分类 1、 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的CLK，状 态变化发生在同一时刻 异步：没有统一的CLK，触发器状态的变化有先有后 2、Mealy型和Moore型 Mealy型： Moore型： 例： 6.2.2 时序电路的状态转换表、状态转换图和时序图 一、状态转换表 二、状态转换图 三、时序图 例： （4）列状态转换表： 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 1、计数器的作用 一、同步计数器 1、同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 状态转换图 器件实例：74161 ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器 2、同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74190,168 双时钟：74192 6.4 时序逻辑电路的设计方法 6.4.1 同步时序逻辑电路的设计方法 三、状态分配（编码） 1. 确定触发器数目。 2. 给每个状态规定一个代码。 （通常编码的取法、排列顺序都依照一定的规律） 四、选定触发器类型 求出状态方程，驱动方程，输出方程。 五、画出逻辑图 六、检查自启动 例：设计一个串行数据检测器，要求在连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。 一、抽象、画出状态转换图 二、状态化简 用X（1位）表示输入数据 用Y（1位）表示输出（检测结果） 三、状态分配 取n=2，令 的00、01、10为 则， 六、检查电路能否自启动 将状态“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到： 设计的一般步骤 一、逻辑抽象，求出状态转换图或状态转换表 1、确定输入/输出变量、电路状态数。 2、定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3、按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。 四、选用JK触发器，求方程组 五、画逻辑图 * * huangbostudent@163.com 成都大学电信学院 Tel第六章 时序逻辑电路 6.2 时序逻辑电路的分析方法 6.4 时序逻辑电路的设计方法 6.1 概述 6.3 若干常用的时序逻辑电路 6.1 概述 一、时序逻辑电路 数字电路按逻辑功能可分为两大类 组合逻辑电路 时序逻辑电路 任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关 当时输入定输出 原来状态无影响 二、时序逻辑电路结构特点 1、结构上由组合逻辑电路（逻辑门电路）和存储电路 （触发器）构成 2、 包含记忆性元件：触发器（必须的） 3、有反馈回路 任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关 当时输入定输出 原来状态有影响 四、时序电路的功能描述方法 电路图 输出方程、驱动方程 状