vhdl生成语句的使用.docVIP

?生成语句 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。 生成语句有两种形式：FOR-?GENERATE模式和IF-?GENERATE模式。 FOR-?GENERATE?模式的生成语句 FOR-?GENERATE?模式生成语句的书写格式为： [标号：]FOR?循环变量??IN??离散范围?GENERATE ????????并行处理语句； END?GENERATE?[标号]； 其中循环变量的值在每次的循环中都将发生变化；离散范围用来指定循环变量的取值范围，循环变量的取值将从取值范围最左边的值开始并且递增到取值范围最右边的值，实际上也就限制了循环的次数；循环变量每取一个值就要执行一次GENERATE语句体中的并行处理语句；最后FOR-?GENERATE模式生成语句以保留字END?GENERATE?[标号：]；来结束GENERATE语句的循环。 ??????生成语句的典型应用是存储器阵列和寄存器。下面以四位移位寄存器为例，说明FOR-?GENERATE模式生成语句的优点和使用方法。 ?????下图所示电路是由边沿D触发器组成的四位移位寄存器，其中第一个触发器的输入端用来接收四位移位寄存器的输入信号，其余的每一个触发器的输入端均与左面一个触发器的Q端相连。?? 图用D触发器构成的四位移位寄存器 根据上面的电路原理图，写出四位移位寄存器的VHDL描述如下。 LIBRARY?IEEE; USE?IEEE.?STD_LOGIC_1164.ALL; ENTITY?shift_reg?IS ????PORT（di：IN?STD_LOGIC； ???????????cp：IN?STD_LOGIC； ???????????do：OUT?STD_LOGIC）； END?shift_reg； ARCHITECTURE?structure?OF?shift_reg?IS ???????COMPONENT?dff??????????????????????????????????????????????--元件说明 ???????????PORT（d：IN?STD_LOGIC； ?????????????????clk：IN?STD_LOGIC； ??????????????????q：OUT?STD_LOGIC）； ??????????????END?COMPONENT； ??????SIGNAL?q：STD_LOGIC_VECTOR(4?DOWNTO?0)； BEGIN ??????dff1：dff??PORT?MAP?(di，cp，q（1）)；?????????????--元件例化 ??????dff2：dff??PORT?MAP?(q（1），cp，q（2）)； ??????dff3：dff??PORT?MAP?(q（2），cp，q（3）)； ??????dff4：dff??PORT?MAP?(q（3），cp，do)； END?structure； 在上例的结构体中有四条元件例化语句，这四条语句的结构十分相似。我们对上例再做适当修改，使结构体中这四条元件例化语句具有相同的结构，如下例所示： 例[] LIBRARY?IEEE; USE?IEEE.?STD_LOGIC_1164.ALL; ENTITY?shift_reg?IS ????PORT（di：IN?STD_LOGIC； ???????????cp：IN?STD_LOGIC； ???????????do：OUT?STD_LOGIC）； END?shift_reg； ARCHITECTURE?structure?OF?shift_reg?IS COMPONENT?dff ???????????PORT（d：IN?STD_LOGIC； ?????????????????clk：IN?STD_LOGIC； ??????????????????q：OUT?STD_LOGIC）； END?COMPONENT； ??????SIGNAL?q：STD_LOGIC_VECTOR(4?DOWNTO?0)； BEGIN ??????q（0）=?di ??????dff1：dff??PORT?MAP?(q（0），cp，q（1）)； ??????dff2：dff??PORT?MAP?(q（1），cp，q（2）)； ??????dff3：dff??PORT?MAP?(q（2），cp，q（3）)； ??????dff4：dff??PORT?MAP?(q（3），cp，q（4）)； ??????do=?q（4） END?structure； 这样便可以使用F