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CPLD程序设计实验 * 实验目的 了解CPLD的程序设计的特点 学习verilog HDL设计 掌握编程到下载的操作流程 实验仪器与材料 Xilinx ISE6.2 001181092实验板 5V稳压电源 JTAG下载线 实验原理及准备知识 XC95108器件结构（第二章） Xilinx ISE（软件环境）的使用（第四章） Verilog HDL代码设计（第三章） Part I 组合逻辑电路在CPLD上的实现 实验简述 本实验要求填充完成4段功能相同（七段译码显示）的代码，掌握Verilog HDL代码编写基本知识。 熟悉ISE代码设计界面，综合并下载到实验板上验证编写代码的正确性。 比较该4段代码的Fit Report。 电路的不同描述方式 结构化描述方式 数据流描述方式 行为描述方式（逻辑函数式） 行为描述方式（case语句） 结构化描述方式 01 module strushow(key, seg7led, bit4sel); //模块框架，模块名(输入输出端口列表) 02 input [3:0] key;//输入信号声明，key是4位矢量，下标3→0 03 output [7:0] seg7led; //输出信号声明，seg7led是8位矢量，下标7→0 04 ____________________; //输出信号声明，bit4sel是4位矢量，下标3→0 05