Allegro163仿真文档.doc

第一章 高速设计与 PCB 仿真流程 本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence的Allegro SPB16.3的PCB仿真流程。 1.1 高速信号与高速设计 随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑PCB板材的电参数影响。当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见下图所示。 传输线效应 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间呢？一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。 信号上升时间与允许布线长度的对应关系 PCB 板上每单位英寸的延时为0.167ns。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。 设Tr为信号上升时间，Tpd为信号线传播延时(见下图)。若Tr≥4Tpd，信号落在安全区域。若2Tpd≤Tr≤4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 信号传播线延时与上升时间的关系 EDA设计工程师发现SI问题的起因不仅仅是高速设计。真正的原因不是系统时钟速率的提高，而是驱动器上升和下降时间的缩短。随着芯片制造工艺技术的进步及IC 制造商转向采用0.25微米或更小工艺，他们所生产的标准元件的裸片尺寸越来越小；边缘速率越来越快，最终会导致PCB设计中高速问题的产生，而传统的高速分析是不考虑这类问题的。 此外，当IC制造商转向可在更小面积上封装更多功能的高密度器件时，需要开发新型的封装技术。现在，BGA、CSP和MCM等封装技术都可根据设计要求，在小型封装内提供更多的引脚和更少的封装寄生参数。尽管这些新型器件体积极小，但它们也有其自身的问题。例如，互连线较长 。 即便不考虑系统时钟速率，高的上升时间和更长的走线长度也让电路板设计工程师面临着严峻的挑战。只要传输线长度引起的延迟超过驱动器上升/下降时间有效长度的六分之一，就会引起传输线问题。例如，若上升时间为1ns，走线边缘速率为每英寸2ns，只要走线长度超过1英寸，就会发生传输线问题。众所周知，走线长度小于1英寸的电路板极为少见。因此，采用上升时间为1ns的设计肯定会出现高速设计问题。随着新型IC工艺的出现，情况会变得越来越糟。因为上升时间将很快发展到1ns以下。实际上，大约每隔三年晶体管门长度就会缩短，而其相应的开关速率会增长约30%。 SI问题的表现方式很多。当边缘速率上升时，时序问题首先暴露出来。传输线效应造成的阻尼振荡(Ringing)、正尖峰(overshoot)和负尖峰(undershoot)有可能超过规定的噪音容限。在低速系统中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中信号有足够的时间达到稳定。但是当边缘速率加快，系统时钟速率上升时，信号在器件之间的传输时间以及同步准备时间都缩短了。 当边缘速率低于1ns 时，串扰问题也出现了。通常串扰问题出现在高边缘速率、高密度的电路板上，其成因是走线之间的耦合。亚纳秒级边缘速率会引起高频谐振，很容易耦合到邻近的互连线中，从而造成串扰，拥有大量高速互连的电路板特别容易产生此类问题