EDA课设序列信号发生器设计.doc

绪论 本次课程设计通过利用quartusII软件实现序列发生器。从而对EDA进一步的熟悉，了解，和掌握。通过本课程的学习，可以了解硬件描述语言编程方法 ,掌握VHDL编程方法，掌握序列发生器的形成。 EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。　　适配器的功能是将由综合器产生的王表文件配置与指定的目标器件中，产生最终的下载文件，如JED文件。适配所选定的目标器件（FPGA/CPLD芯片）必须属于在综合器中已指定的目标器件系列。　　硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。））Electronic Design Automation，EDA）） 2 方案论证 课程设计的要求是：设计一个有限状态机，用以产生输出序列“1110101101”。并且使用VHDL语言编程。画出流程图。 2.1 状态机简介 状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的实现。 2.1.1 Moore型状态机 从输出时序上看，Moore型状态机属于同步输出状态机，它的输出仅为当前状态的函数，这类状态机的输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出变化。 2.1.2 Mealy型状态机 与Moore型状态机不同，Mealy型状态机输出状态不仅与当前状态有关，而且与输入信号有关，因此输入信号可以直接影响输出信号，不依赖与时钟的同步，属于异步时序的概念。 2.2 设计方案 由题目的要求设计信号发生器：通过编程产生信号序列。对产生的序列我选择用实验箱上的灯来显示，但是实验箱上只有八个灯，而要显示10位的信号是不可能各信号对位显示了。于是又考虑用一个灯循环显示一个序列，由于连续出现多个高平信号1时，视觉不好区分，所以我又选择了一个与序列发生器中的时钟用来对其进行对比。 由于实验箱上提供的信号频率是20MHZ。为了完成实验要求必须对信号分频使得显示正常。也就是说在设计中要有分频模块。 最后把各个模块连接起来可以用元件例化的方法，也可以用原理图连接生成总的顶层文件，从而达到设计的目的。 3 设计过程 3.1 信号发生器 表一：序列发生器控制表 状态 S0 S1 S2 S3 S4 qout 1 1 1 0 1 状态 S5 S6 S7 S8 S9 qout 0 1 1 0 1 复位信号clr.当clr=0时，使输出始终为s0=1,也就是输出显示的灯一定是常亮。当clr=1时，不影响程序运行，正常输出序列。灯有亮暗之分。从灯的输出情况可以看出序列的正确性。 3.2 状态转化图 1 1 1 1 0 11 0 4 各个设计模块 4.1 序列发生器 4.1.1 序列发生器模块 根据要求在Quartus中编写好程序并且通过调试，之后创建block symbol file.