报时电子钟 数字电子课程设计.docVIP

目录 一.设计总体思路、基本原理和框图 2 1.框图 2 2．设计总体思路 3 二.单元模块设计 3 1.秒信号发生器 3 2.单稳态触发器 6 3.时、分、秒计数器设计 8 （1）60进制计数器 9 （2）24进制计数器 10 4.校时电路 10 5.整点报时电路 11 三.仿真及总电路图 13 四．硬件调试 15 五．心得体会 16 六．附录 19 七．参考文献 21 一.设计总体思路、基本原理和框图 1.框图 电子钟原理框图 2．设计总体思路 该电路系统由秒振荡器时分秒计数器，译码器，显示器,校正电路,整点报时器等组成.１HZ的秒信号是整个系统的时基信号,它直接决定着计时的精准.将秒信号送入秒计时器,秒计数器利用74LS160和74LS00组成六十进制计数器,每六十秒发出一个分脉冲信号,该信号作为分计数器的时钟脉冲.分计数器也采用六十进制计数,每计六十分钟发出一个时脉冲信号,该信号用作时计数器的时动脉冲,时计数器采用二十四制计数器..显示译码电路将时、分、秒计数器的输出状态经四段显示译码器显示出来.整点报时电路是根据计时系统的输出状态整点前10秒内每两秒产生一脉冲信号,然后去驱动一个LED发光二极管,让其闪动五次.校时电路是用来对时、分、秒显示数字进行校对调整的. 二.单元模块设计 1.秒信号发生器 秒信号发生器是数字电子时钟的核心部分,它的精度和稳定度决定了数字钟的质量.本系统采用555定时器来实现1HZ的秒信号. 555定时器功能表: 输 入 输 出 复位R0 TR TH Q 三极管的状态 0 1 1 1 1 1 X ﹤1/3VCC ﹥1/3VCC ﹥1/3VCC ﹥1/3VCC ﹥1/3VCC X ﹤2/3 VCC 2/3 VCC 2/3 VCC 2/3 VCC 2/3 VCC 0 1 1 0 0 1 导通 截止 截止 导通 导通 截止 单稳态触发器的特点是电路有一个稳定状态和一个暂稳状态。在触发信号作用下，电路将由稳态翻转到 暂稳态，暂稳态是一个不能长久保持的状态，由于电路中RC延时环节的作用，经过一段时间后，电路会自 动返回到稳态，并在输出端获得一个脉冲宽度为tw的矩形波。在单稳态触发器中，输出的脉冲宽度tw，就 是暂稳态的维持时间，其长短取决于电路的参数值。 　　由555构成的单稳态触发器电路及工作波形如图1所示。图中R，C为外接定时元件，输人的触发信号ui接 在低电平触发端（2脚）。 　　稳态时，输出uo为低电平，即无触发器信号（ui为高电平）时，电路处于稳定状态——输出低电平。在 ui负脉冲作用下，低电平触发端得到低于（1/3）Vcc，触发信号，输出uo为高电平，放电管VT截止，电 路进入暂稳态，定时开始。 在暂稳态期间，电源＋VccR→C→地，对电容充电，充电时间常数T＝RC，uc按指数规律上升。当电容 两端电压uc上升到（2/3）Vcc后，6端为高电平，输出uo变为低电平，放电管VT导通，定时电容C充电结束 ，即暂稳态结束。电路恢复到稳态uo为低电平的状态。当第二个触发脉冲到来时，又重复上述过程。可见，输人一个负脉冲，就可以得到一个宽度一定的正脉冲输出，其脉冲宽度tw取决于电容器由0充电到 （2/3）Vcc，所需要的时间。可得 　　 　　这种电路产生的脉冲宽度莎w与定时元件R，C大小有关，通常R的取值为几百欧至几兆欧，电容取值为几 百皮法到几百微法。”功能，当置零端接低电平时，可实现十进制的计数器。 74160功能表： 它的主要功能为： 异步清除：当CLK=0时，无论有无CLK，计数器立即清零，QD-QA均为0，称为异步清除。 同步预置：当LOAD=0时，在时钟脉冲上升沿的作用下，QD=D，QC=C，QB=B，QA=A。 当使能端ENP=ENT=1时，计数器计数。 锁存：当使能端ENP=0或ENT=0时，计数器禁止计数，为锁存状态。 （1）.60进制计数器 电路图如下: 先用两片74LS160接成100进制计数器.即高位使能端ENP,ENT都接低位的进位输出RCO.两片160的置数端LOAD’都接高电位,使其无效.置零端CLR’也接在一起使其同时置零，再接60进制计数器.将高位接成六进制即可.具体说来,当QDQCQBQA=0110(6)时,把为高电位的QCQB通过一与非门输出一个低电位给CLR|’,从而把输出端都为置0.从而高位由0到5,低位由0到9 ,进而实现了00到59的六十进制的计数器. (2).24进制计数器 电路图如下: 同样,24进制计数器也是先接成100进制