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FPGA_io脚分配挑战 标题：克服FPGA I/O引脚分配挑战 转 2010-03-06 15:07:45 对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方案越来越困难。 但是组合运用多种智能I/O规划工具，能够使引脚分配过程变得更轻松。 　　在PCB上定义FPGA器件的I/O引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造成设计失败。 在此过程中必须平衡FPGA 和 PCB两方面的要求，同时还要并行完成两者的设计。 如果仅仅针对PCB或FPGA进行引脚布局优化，那么可能在另一方面引起设计问题。 　　为了解引脚分配所引起的后果，需要以可视化形式显示出PCB布局和FPGA物理器件引脚，以及内部FPGA I/O点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 　　然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用Xilinx PinAhead技术等新协同设计工具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在ISE软件设计套件10.1版中包含了PinAhead。 　　赛灵思公司开发了一种规则驱动的方法。首先根据PCB和FPGA设计要求定义一套初始引脚布局，这样利用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由于PCB布线或内部FPGA性能问题而需要进行调整，在采用这一方法晨这些问题通常也已经局部化了，只需要在PCB或FPGA设计中进行很小的设计修改。 　　步骤1： 评估设计参数 　　那么，从哪里开始呢? 首先应当尽早制定I/O分配策略。 但没有优化工具或完整的网表，完成这一任务可能很困难。 　　首先，让我们先回答几个问题来确定PCB物理参数和限制： 　　* PCB板有几层、走线宽度以及过孔尺寸多大? 　　* PCB参数对可使用的FPGA封装类型(如BGA)有限制吗? 　　* PCB上有没有FPGA必须使用的固定接口位置? 其它芯片、连接器或布局限制? 　　* 哪些高速接口需要特别关注? 　　能否将布局策略可视化，从而保证最短互连? 　　你会发现画一张PCB布局图很有帮助。PCB布局图上应当包括所有主要元器件以及关键接口和总线，从而可以帮助确定最佳的FPGA引脚分配。 请注意将元器件画在PCB板的实际安装面上。 标注出需要特别关注的接口，如高速总线和差分对(图1)。 　　下一步，检查FPGA器件的布局来了解芯片上的物理资源所在。 列出设计中使用的不同电压和时钟，开始隔离设计需要的接口。 然后确定设计是否使用特殊的I/O接口资源，如千兆收发器(GT)、BUFR、IODELAY以及数字时钟管理器。这些资源可能需要将有关的I/O引脚布署得尽量互相靠近。 　　现在需要确定设计中使用的PowerPC、DSP48和RAM16等FPGA资源的位置。 将连接到I/O组的任何相关I/O尽量置于尽相关资源最近的地方。 然后看一下能否将某些I/O信号组合到接口，这对于引脚分配很有帮助。 最后，确定FPGA的配置模式。 图1 PCB连接图 　　步骤2： 定义引脚布局要求 　　一旦了解了主要的FPGA接口并创建了物理布局的原型，就可以定义引脚布局了。 有些设计人员喜欢使用包含所有I/O信号数据表来保持与引脚的对应。 你可以按电压、时钟、接口或总线对它们进行分组。 这一方法确实非常有用，因为它可帮助你将信号组合成组，从而在分配引脚时可以按组进行。 这一阶段，你还会发现为了实现最优PCB布线，有些关键接口必须置于器件的某个边，或者利用外部物理引脚。 　　在考虑到FPGA和PCB要求并确定了主要的接口位置以后，下一步是根据所有这些条件将引脚分配给I/O组。 这也是真正开始工作的地方。 在当前的设计流程中，引脚分配时一项耗费时间的任务，在解决任何性能和信号完整性问题的过程中可能会涉及许多尝试和错误。 传统上，设计人员都是徒手画图来完成这项任务的，因为EDA和芯片供应商没有提供帮助设计人员将FPGA和PCB引脚布局可视化的工具。 　　但现在赛灵思公司提供了相应的工具。 在ISE Foundation软件工具10.1版本中包含的PlanAhead Lite是PlanAhead设计、分析和平面布局工具的简化版。 其中包括的针对PCB 和 FPGA设计的PinAhead的工具使得I/O引脚配置更为容易。 　　这里我们不打算详细介绍该工具的所有细节，而只是看一下如何将其用于I/O引脚分配。 如果你希望了解PinAhead的更详细信息，包括视频展示和教程，请访问 /planahead。 　　步骤3： 利用PinA