74LS169 中文资料.pdfVIP

电子器件采购平台： /bbs IC资料查询网站： 电子工程技术论坛： 54/74169 4 位二进制同步计数器（同步清除） w 简要说明 169 为可预置的 4 位二进制同步加/ 减计数器，共有 54S169/74S169 ， 54LS169/74LS169 两种线路结构形式。其主要电特性的典型值如下： w 型号 fc PD 54S169/74S169 55MHz 500mW w 54LS169/74LS169 35MHz 100mW 169 的预置是同步的。当置入控制端（LOAD ）为低电平时，在CLOCK上升 .t 沿作用下，输出端（QA －QD ）与数据输入端（A －D ）相一致。 a ＿＿ 169 的计数是同步的，靠CLOCK 同时加在 4 个触发器上而实现。当EN P 和 i ＿＿ - EN T 均为低电平时，在CLOCK上升沿作用下QA －QD 同时变化，从而消除了异步 y _ _ a 计数器中出现的计数尖峰。当计数方式控制（U/D ）为高电平时进行加计数，当 _ _ n _ _ 计数方式控制（U/D ）为低电平时进行减计数。当计数方式控制（U/D ）为低电 ＿＿ ＿＿ .c 平时进行减计数EN P 、EN T 跳变与CLOCK无关。 o 169 有超前进位功能。当计数溢出时，进位端（RC OUT ）输出一个低电平 脉冲，其宽度为：加计数时为 Q0 的高电平部分；减计数时为Q0 的低电平部分。 ＿＿ ＿＿ m 利用EN P 、EN T 、RC OUT端，在不外加门电路的情况下，可级联成N位同步计 数器。 / ＿＿ ＿＿ b_ _ 169 有独立的时钟电路，在CLOCK 出现前，即使EN P 、EN T 、LOAD和U/D 发生变化，电路的功能也不受影响。 b 引出端符号 s RC OUT 进位输出端（低电平有效） CLOCK 时钟输入端（上升沿有效） ＿＿ EN T 计数控制端（低电平有效） ＿＿ EN P 计数控制端（低电平有效） A －D 并行数据输入端 LOAD 同步并行置入控制端（低电平有效） QA －QD 输出端 _ _ U/D 加/减计数方式控制端 逻辑图 电子器件采购平台： /bbs