二位十进制频率计原理输入设计.ppt

* * 实验3、二位十进制频率计原理输入设计 一。 实验目的 1. 掌握时序电路原理图输入设计方法； 2.进一步掌握时序电路波形仿真、硬件测试； 3.进一步熟悉VHDL设计技术。 二。实验原理与步骤 根据频率计的测频原理，可以完成如图3-8所示的频率计主体结构的电路设计。该电路中，74374是8位锁存器；74248是7段BCD译码器，它的7位输出可以直接与7段共阴数码管相接。上面的74248显示个位频率计数值，下面的显示十位频率计数值；conter8是电路图3-8构成的元件。此电路的工作波形如图3-9所示， 图3-8 两位十进制频率计顶层设计文件 由该波形可以清楚地了解电路的工作原理： F_IN是待测频率信号（设其频率周期为410ns）；CNT_EN是对待测频率脉冲计数允许信号（设其频率周期为32us），CNT_EN高电平时允许计数，低电平时禁止计数。仿真波形显示，当CNT_EN为高电平时允许conter8对F_IN计数，低电平时conter8停止计数，由锁存信号LOCK发出的脉冲将conter8中的2个4位十进制数“39”锁存进74374中，并由74374分高低位通过总线H[6..0]和L[6..0]输给74248译码输出显示，这就是测得的频率值。“39”的7段译码值分别是“6F”和“4F”。此后由清0信号CLR对计数器conter8清0，以备下一周期计数之用。 图3-9 两位十进制频率计测频仿真波形 注意，由于有锁存器74374的存在，即使在conter8被清0后，数码管仍然能稳定显示上一测频周期测得的频率值。另外，图3-8中的进位信号COUT是留待频率计扩展用的。在实际测频中，由于CNT_EN是测频控制信号，如果其频率选定为0.5Hz，则其允许计数的脉宽为1秒，这样，数码管就能直接显示F_IN的频率值了。 三、实验设备 GW48EDA系统，计算机一台，打印机一台 四、实验要求与思考 1、用VHDL编写8位加法器源程序，并上机运行，完成波形仿真。 2、用74194、74273、D触发器进行8位串入并出寄存器原理图输入设计。 3、用74299、74373、D触发器和非门进行8位串入并出寄存器原理图输入设计。 4、写出验证性实验报告。 *