数字钟论文 - 副本.docVIP

EDA课程设计报告 姓 名： 班 级： 学 号： 指导老师： 日期： 2014/01/03 华南农业大学工程学院  摘要：在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示时、分、秒。 系统 引言................................................. ................04 2 数字钟整体设计方案…………………………………………………………………05 2.1 数字钟的功能……………………………………………………………………05 2.2 引脚说明以及设计方案…………………………………………………………05 3可编程逻辑器件FPGA的顶层设计…………………………………………………….05 4数字时钟的底层模块设计………………………………………………………………06 4.1 秒模块设计……………………………………………………………………………06 4.1.1 秒模块VHDL程序………………………………………………………………06 4.2 秒模块的仿真实现…………………………………………………………………….09 4.3 分模块设计…………………………………………………………………………….10 4.3.1 分模块VHDL程序………………………………………………………………10 4.3.2 分模块的仿真实现…………………………………………………………….12 4.4 时模块设计…………………………………………………………………………….12 4.4.1 时模块VHDL程序………………………………………………………………13 4.4.2 时模块的仿真实现………………………………………………………….…14 4.5 动态显示扫描模块设计………………………………………………………………14 4.5.1 动态显示扫描模块VHDL程序………………………………………………14 4.5.2 动态显示扫描模块的仿真实现……………………………………………16 4.6 段码译码模块设计………………………………………………………………….16 4.6.1 段码译码模块VHDL程序………………………………………………….17 4.6.2 段码译码模块的仿真实现…………………………………………………18 4.7整点报时模块设计……………………………………………………………………18 4.7.1 整点报时模块VHDL程序……………………………………………………18 4.7.2 整点报时模块的仿真实现………………………………………………….19 5顶层模块设计……………………………………………………………………………20 6总结及心得体会…………………………………………………………………………22 7 参考文献……………………………………………………………………………….23 引言 本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有1. 课题相关技术的发展 当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。 美国ALTERA公司的可