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实验一 开关、发光二极管和多路器 一、实验目的： 学习如何连接一个简单的输入、输出器件到FPGA芯片以及如何在FPGA器件上实现电路以实现对这些简单器件的控制。我们使用DE2开发板上开关SW17-0作为电路的输入。同时使用LEDs和7段显示数码管作为电路的输出。 第一部分 实验步骤： 1，新建Quartus II项目，选择Cyclone II EP2C35F672C6作为目标芯片，也就是DE2开发板上的FPGA芯片； 为图1中的Verilog代码新建Verilog源文件，并将其加入到你的项目中； 像前面讨论的一样，为DE2开发板进行正确进行引脚分配，并且编译项目； 下载编译好的电路到FPGA器件。通过扳动扳扭开关并观察相应的发光二极管显示来检验电路的功能是否正确； 实验结果如下： 一，编写源程序： module lqcsy1_1(SW,LEDR); input [17:0]SW; output [17:0]LEDR; assign LEDR=SW; endmodule 二，编译结果： 三，引脚分配： 第二部分 8位宽的数据选择器 实验步骤： 新建Quartus II项目 在项目中加入你的8位宽的2选一数据选择器Verilog代码。使用DE 2开发板上的SW17作为输入s, 开关SW7-0作为输入X，SW15-8作为输入Y。连接SW开关到红色的发光二极管LEDR，同时连接输出M到绿色的发光二极管LEDG7-0。 在项目中加入正确的引脚分配。与第一部分讨论的类似，这样的赋值确保输入端口使用SW连接的Cyclone II FPGA的引脚，同时输出引脚使用那些与LEDR和LEDG连接的PPGA引脚； 编译； 下载编译好的电路到FPGA器件。通过扳动扳扭开关同时观察LEDs等，测试8位宽的二选一数据选择器的功能 实验结果如下： 一，编写源程序： module xuanzeqi(s,x,y,m); input [7:0]s,x,y; output [7:0]m; assign m[0]=(~s[0]x[0])|(s[0]y[0]); assign m[1]=(~s[1]x[1])|(s[1]y[1]); assign m[2]=(~s[2]x[2])|(s[2]y[2]); assign m[3]=(~s[3]x[3])|(s[3]y[3]); assign m[4]=(~s[4]x[4])|(s[4]y[4]); assign m[5]=(~s[5]x[5])|(s[5]y[5]); assign m[6]=(~s[6]x[6])|(s[6]y[6]); assign m[7]=(~s[7]x[7])|(s[7]y[7]); endmodule 二，编译结果： 三，引脚分配： 第三部分： 三位宽5选一数据选择器 实验步骤： 新建QuartusII项目 项目中，新建3位宽的5选一数据选择器Verilog源文件。连接选择输入到开关SW17-15，同时使用其余的15个开关SW14-0作为5个3位宽的输入U到Y。连接SW开关到红色发光二极管LEDR，同时连接输出M到绿色发光二极管LEDG2-0。 正确执行引脚分配，编译项目； 下载编译好的电路到FPGA芯片。通过扳动扳扭开关和观察LEDs来测试3位宽的5选一数据选择器。确保每个输入U到Y可以被输出M正确选择。 实验结果如下： 一，编写源程序： module sanweixuanzeqi(s,u,v,w,x,y,m); input [2:0]s,u,v,w,x,y; output [2:0]m; reg [2:0]m; always@(s) begin case(s) 3b000 :m=u; 3b001 :m=v; 3b010 :m=w; 3b011 :m=x; 3b100 :m=y; 3b101 :m=s; 3b110 :m=s; 3b111 :m=s; endcase end endmodule 二，编译结果： 三，引脚分配： 第四部分： 7段显示解码 实验步骤： 新建project 编写verilog文件 编译 引脚分配 观察结果 实验结果如下： 一，编写源程序： module jiemaqi(c,out); input [2:0]c; output [6:0]out; assign out[0]=~c[0]~c[1]c[2]|c[0]~c[1]~c[2]; assign out[1]=c[0]c[1]~c[2]|c[0]~c[1]c[2]; assign out[2]=~c[0]c[1]~c[2]; assign out[3]=c[0]~c[1]~c[2]|~c[0]~c[1]c[2]|c[0]c[1]c[2]; assign