基于FPGA的数字系统设计PPT.ppt

* 综合电路： * 6.12.3 表达式替代 例6.36 * * * * 6.13 循环的综合 Verilog的循环语句： for、 forever、 repeat、 while * 静态循环： 循环的迭代次数在仿真前能由编译器确定（即迭代次数是固定的并且与数据无关）。 非静态循环： 循环的迭代次数是由运算中的某个变量决定的。与数据相关。 * * 6.13.1 不带内嵌定时控制的 静态循环 例6.38 求数据中1的个数。 单个时钟周期内完成。 循环不包含内部定时控制，是一个静 态循环，即循环次数与输入数据无关。 循环计算生成组合逻辑电路，采用寄 存类型输出 * * 仿真结果： * * 6.13.2 带内嵌定时控制的 静态循环 如果一个静态循环具有一个内嵌 边沿敏感事件控制表达式，该循环的 计算可以被外部时钟信号同步，并且 可分布在一个或多个时钟周期上。 * 例6.39 求数据中1的位数的等效描述一 * * 例6.39 求数据中1的位数的等效描述二 * * 例6.39 求数据中1的