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24小时计数器
小时计时
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity hour24 is
port(clk,reset: in std_logic;
up: out std_logic;
bcd_l: out std_logic_vector(3 downto 0);
bcd_h: out std_logic_vector(3 downto 0));
end hour24;
architecture one of hour24 is
signal bcd_l_r: std_logic_vector(3 downto 0);
signal bcd_h_r: std_logic_vector(3 downto 0);
signal upxs: std_logic;
begin
process(clk,reset)
begin
if reset=0 then
bcd_l_r=0000;bcd_h_r=0000;
upxs=0;
else
if clkevent and clk=1 then
if(bcd_h_r=0010 and bcd_l_r=0011) then
bcd_h_r=0000;
bcd_l_r=0000;
upxs=1;
else
if (bcd_l_r(3 downto 0)=1001) then
bcd_l_r(3 downto 0)=0000;
bcd_h_r(3 downto 0)=bcd_h_r(3 downto 0)+1;
upxs=0;
else
bcd_l_r(3 downto 0)=bcd_l_r(3 downto 0)+1;
upxs=0;
end if;
end if;
end if;
end if;
end process;
bcd_l=bcd_l_r;
bcd_h=bcd_h_r;
up=upxs;
end one;
分计时
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fen60 is
port(clk,reset: in std_logic;
up: out std_logic;
bcd_l: out std_logic_vector(3 downto 0);
bcd_h: out std_logic_vector(3 downto 0));
end fen60;
architecture one of fen60 is
signal bcd_l_r: std_logic_vector(3 downto 0);
signal bcd_h_r: std_logic_vector(3 downto 0);
signal upxs: std_logic;
begin
process(clk,reset)
begin
if reset=0 then
bcd_l_r=0000;bcd_h_r=0000;
upxs=0;
else
if clkevent and clk=1 then
if(bcd_h_r=0101 and bcd_l_r=1001) then
bcd_h_r=0000;
bcd_l_r=0000;
upxs=1;
else
if (bcd_l_r(3 downto 0)=1001) then
bcd_l_r(3 downto 0)=0000;
bcd_h_r(3 downto 0)=bcd_h_r(3 downto 0)+1;
upxs=0;
else
bcd_l_r(3 downto 0)=bcd_l_r(3 downto 0)+1;
upxs=0;
end if;
end if;
end if;
end if;
end process;
bcd_l=bcd_l_r;
bcd_h=bcd_h_r;
up=upxs;
end one;
秒计时
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arit
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